Diseo de Circuitos Electrnicos para Comunicaciones CONTENIDO RESUMIDO
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Diseño de Circuitos Electrónicos para Comunicaciones CONTENIDO RESUMIDO: 1 - Introducción. 2 - Sintetizadores de frecuencias. 3 - Amplificadores de potencia para comunicaciones. 4 - Técnicas de mejora de rendimiento de amplificadores de potencia. 5 - Componentes y subsistemas para receptores y transmisores ópticos. 6 - Circuitos electrónicos para receptores, transceptores y repetidores regenerativos. transmisores, 7 - Circuitos electrónicos para concentradores, conmutadores y encaminadores. ATE-UO DCEC sint 00
Sintetizadores de frecuencias Tipos de sintetizadores de frecuencias: • Osciladores • PLLs (Phase Locked Loops) • DDSs (Direct Digital Synthesizers) Osciladores - Son simples sistemas analógicos realimentados positivamente hasta comportarse de manera inestable “establemente”. - Configuración básica: ATE-UO DCEC sint 01
Partes de un oscilador Parte activa: Tubo termoiónico, BJT, JFET, MOSFET, CI, etc Parte pasiva: Componentes reactivos discretos, resonadores piezoeléctricos, líneas de transmisión, cavidades resonantes, etc. ATE-UO DCEC sint 02
Condiciones de oscilación en osciladores - Para que empiece la oscilación: • Existencia de wosc tal que: A(jwosc)·b(jwosc) = 0º • A wosc se debe cumplir |A(jwosc)·b(jwosc)| > 1 - Cuando ya oscila: |A(jwosc)·b(jwosc)| = 1 ATE-UO DCEC sint 03
Redes pasivas simples posibles con amplificadores de A(jwosc) <0 Hartley fosc = Colpitts ATE-UO DCEC sint 04 1 2 p (L 1+L 3)C 2 1 C 1·C 3 2 p ·L 2 C 1+C 3
Ejemplo: Colpitts con un JFET en “drenador común” + Vcc G L 2 C 3 C 1 D CS S + LCH R 1 vs osc - Red tipo Colpitts Red de polarización del transistor ATE-UO DCEC sint 05
Ejemplo: Colpitts-Clapp de frecuencia variable con un JFET en “drenador común” + Vcc G RG L 2 C 3 C 1 D CS S + LCH R 1 vs osc - Red tipo Colpitts-Clapp Redes de polarización del transistor ATE-UO DCEC sint 06
Ejemplo: Oscilador Controlado por Tensión (VCO) basado en Colpitts-Clapp con un JFET en “drenador común” Tensión de control de la frecuencia C 2 ATE-UO DCEC sint 07
Ejemplo: Oscilador a cristal basado en Colpitts con un JFET en “drenador común” • Basado en la sustitución de la bobina por un cristal de cuarzo El cristal de cuarzo trabaja el su zona inductiva, que es un margen frecuencial muy estrecho. + Vcc G RG Xtal C 3 C 1 D CS S + LCH R 1 vs osc - Red tipo Colpitts con cristal ATE-UO DCEC sint 08
Ejemplo: Colpitts con un JFET en “drenador común” y con etapa para estabilizar la frecuencia frente a cambios en la carga Etapa en “colector común” para minimizar la influencia de la carga en el oscilador ATE-UO DCEC sint 09
Parámetros características de los osciladores • Margen de frecuencia. • Estabilidad Mayor cuanto mayor es el factor de calidad “Q” de la red de realimentación. • Potencias (absoluta de salida sobre 50 W ) y rendimientos (Potencia de señal / potencia de alimentación). • Nivel de armónicos y espurias potencias relativas de uno o varios armónicos con relación al fundamental. • “Pulling” o estabilidad frente a la carga uso de separadores. • “Pushing” o estabilidad frente a la alimentación uso de estabilizadores de tensión (zeners, 78 LXX, etc. ). • Deriva con la temperatura Condensadores NP 0, de mica, etc. • Espectro de ruido Se debe fundamentalmente a ruido de fase. ATE-UO DCEC sint 10
PLLs (Phase Locked Loops) - Idea fundamental: conseguir que la frecuencia de oscilación de un VCO venga determinada por la frecuencia de otra señal de referencia. - Casos: a) Caso 1: Se pretende que la frecuencia del VCO y la de la señal de referencia sean iguales PLLs usados como demoduladores y moduladores. b) Caso 2: Se pretende que la frecuencia del VCO sea múltiplo de la frecuencia de la señal de referencia PLLs usados como sintetizadores de frecuencia. - Esquema general en el Caso 1: Referencia (entrada) Detector de fases Salida del VCO Filtro pasa-bajos y regulador VCO ATE-UO DCEC sint 11
Estructura básica de un PLL (Caso 1) v. E = VEsen(f. E) v. E Referencia (entrada) KDF Detector de fases: - Entrega una tensión proporcional a la diferencia de fases. v. C v. S = VSsen(f. S) v. S Salida del VCO Filtro pasa-bajos y regulador: - Necesario para filtrar la salida del detector de fases. - Determina la respuesta dinámica y la estabilidad del PLL. Oscilador controlado por tensión (VCO): - La frecuencia de la señal de salida depende de una tensión de control v. C. ATE-UO DCEC sint 12
Formas de onda en régimen estático en un PLL (Caso 1) v. E(f. E) Referencia (entrada) KDF v. C v. S(f. S) v. C = v. C_0 Salida del VCO v. E(f. E) t v. S(f. S) t v. C v. DF v. C = v. C_0 t ATE-UO DCEC sint 13
Si se desea que las fases de f. E y f. S coincidan, entonces el lazo tiene que tener alta ganancia v. E(f. E) KDF v. F G 0 v. C v. S(f. S) v. C = v. C_0 v. E(f. E) t v. S(f. S) t v. DF v. C v. F v. C = v. C_0 t ATE-UO DCEC sint 14
Estructura básica de un PLL para síntesis de frecuencias (Caso 2: ) Idea básica v. E(f. Xtal) v. E’(f. Xtal) KDF f. Xtal v. DF v. C Escuadrador (comparador) Oscilador a Xtal v. S(f. S) VCO N Divisor de frecuencias v. S’(f. S) Escuadrador (comparador) - Cuando el PLL está enganchado, f. Xtal = f. S/N f. S = f. Xtal·N. - Luego podemos cambiar la frecuencia cambiando N. ATE-UO DCEC sint 15
Formas de onda en régimen estático en un PLL usado como sintetizador de frecuencias (ejemplo elemental) Ejemplo: N = 20 v. S ’ t v. N v. E ’ t t ATE-UO DCEC sint 16
Estudio detallado del funcionamiento de los PLLs (para modulación, demodulación y síntesis de frecuencias) v. E(f. E) KDF v. F G 0 v. C v. S(f. S) En general, hay que estudiar: - Realización física de los diversos bloques. - Modelado dinámico de los diversos bloques. - Respuesta dinámica del PLL frente a escalones de frecuencia y fase. Y en el caso de los sintetizadores, además hay que estudiar: - Realización física de los divisores de frecuencia programables. N Divisor de frecuencias ATE-UO DCEC sint 17
Realización física de un VCO de forma de onda senoidal Ejemplo real (obtenidos del ARRL Handbook 2001): Disposición de los diodos varicap para compensar el efecto de condensador no lineal que presentan. ATE-UO DCEC sint 18
Circuito Integrado para la realización de VCOs de forma de onda senoidal (I) ATE-UO DCEC sint 19
Circuito Integrado para la realización de VCOs de forma de onda senoidal (II) ATE-UO DCEC sint 20
Realización física del bloque filtro pasa-bajos y regulador (I) Implementaciones pasivas (sin ganancia) (I) G(f) [d. B] R 1 20 Cf Entrada Salida 0 -20 -40 Filtro -60 -80 1 R 1 10 102 103 104 fc 105 106 107 f [Hz] G(f) [d. B] 20 Entrada R 2 Salida -20 -40 Cf Filtro y regulador 0 C 1 ATE-UO DCEC sint 21 -60 -80 1 10 fp 1 102 103 fz 104 105 fp 2 106 107 f [Hz]
Realización física del bloque filtro pasa-bajos y regulador (II) Implementaciones pasivas (sin ganancia) (II) ATE-UO DCEC sint 22
Realización física del bloque filtro pasa-bajos y regulador (III) Ejemplo de implementación activa (con ganancia) Cf 40 C 1 R 2 20 R 1 Entrada G(f) [d. B] 0 - Gmf -20 -40 + Salida -60 -80 1 fp 1 10 102 103 104 fz 105 fp 2 106 107 f [Hz] ¡Ojo, ganancia negativa (inversión de fase)! ATE-UO DCEC sint 23
Realización física del detector de fases Tipos de detectores de fases Detectores analógicos Detector basado en un mezclador. Detectores digitales • Detector basado en “puerta o exclusiva”. • Detector basado en “biestable RS activado por flancos”. • Detector Fase-Frecuencia con bomba de carga. Detector de fases basado en mezclador (I) VEsen(f. E) v. DF VSsen(f. S) Para el estudio de los PLLs, vamos a referir las fases absolutas a una fase que crece constantemente y a una fase relativa: f. E = WS_0·t + fe y f. S = WS_0·t + fs ATE-UO DCEC sint 24
v. DF VEsen(f. E) Detector de fases basado en mezclador (II) VSsen(f. S) v. DF = Km·VEsen(f. E)·VSsen(f. S) = KDF·[cos(f. E - f. S) - cos(f. E + f. S)], siendo KDF = VE·VS·Km/2. Como: f. E = WS_0·t + fe y f. S = WS_0·t + fs, entonces: v. DF = KDF·[cos(fe - fs) - cos(fe + fs + 2·WS_0·t)]. Si el segundo término se elimina por filtrado, queda: v. DF-f = KDF·cos(fe - fs) = KDF·sen(p/2 + fe - fs). Se aproxima el seno por el ángulo para valores pequeños de éste: v. DF-f KDF·(p/2 + fe - fs) = KDF·( fe – fsr), siendo fsr = fs - p/2. Luego se comporta como se ha previsto, pero estando fsr retrasada 90º con relación al comportamiento teórico, definido por fs. v. E(f. E) v. S(f. S) t t v. DF-f 0 ATE-UO DCEC sint 25
Detector de fases basado en mezclador (III) ¿En qué medida senx x? 20% y = x 1 0 0º 30º x 60º Error 10% y = senx 0% 90º 0º 20º x 40º 60º Luego se comporta bastante linealmente si: fe – fsr < 60º, es decir: 90º + fe - fs < 60º. El límite sería: fe – fsr < 90º. 1 Es decir: -90º < (fe – fsr) < 90º. v. DF-f =KDF·sen(fe-fsr) Por tanto: -90º < (90º + fe – fs) < 90º. 0 -1 Es decir: -180º < (fe – fs) < 0º. v. DF-f =KDF·(fe-fsr) -90º -60º -30º ATE-UO DCEC sint 26 0º 30º fe-fsr 60º Ojo: en caso de que se superen estos 90º límites, cambia el signo de KDF, lo que genera problemas de estabilidad en el lazo, que se desenganchará momentáneamente.
Detector de fases basado en mezclador (IV) Ventajas: • Trabaja con señales analógicas, por lo que puede operar hasta frecuencias muy altas (el límite depende de la tecnología del mezclador). • El filtro es del doble de la frecuencia de la señal generada. Inconvenientes: • El valor de la constante KDF es KDF = VE·VS·Km/2, es decir, depende de la amplitud de las señales. A veces hay que limitarlas para acotar el valor de KDF. • La diferencia de fases máxima posible es de 180º. En este caso: -180º < (fe – fs) < 0º. ATE-UO DCEC sint 27
Detector de fases basado en “puerta o exclusiva” (I) v. E ’ v. E KDF v. E ’ v. DF v. S ’ v. S v. E ’ v. S ’ t t v. DF t ATE-UO DCEC sint 28
Detector de fases basado en “puerta o exclusiva” (II) Ojo: no es v. DF-f 0º v. E ’ simétrica respecto a 0º 180º v. E ’ t v. S ’ t v. DF-f t t fe- fs v. E ’ v. S ’ v. DF 360º v. DF-f t t v. DF-f t ATE-UO DCEC sint 29
Detector de fases basado en “puerta o exclusiva” (III) v. DF_max v. DF-f 0º 90º 0º v. E ’ 180º 360º fe– fs 180º -0, 5·v. DF_max v. E ’ t v. S ’ 0, 5·v. DF_max v. DF-f’ + v. S ’ t v. DF v. E ’ t v. DF-f = 0 ATE-UO DCEC sint 30 t t v. DF-f = v. DF_max t Es simétrica respecto a 90º - v. E ’ v. S ’ + v. DF’ 0, 5·v. DF_max -
Detector de fases basado en “puerta o exclusiva” (IV) Ahora adelantamos la representación 90 o. v. DF-f’ 0º 90º 0, 5·v. DF_max fe– fs 180º -0, 5·v. DF_max v. DF-f’ -90º fe– fsa 0º 90º -0, 5·v. DF_max El mismo evento que sucedía en fe– fs ahora sucede p/2 radianes antes, es decir, sucede en fe - fs - p/2 = fe - (fs + p/2). Esto es equivalente a que suceda en fe - fsa, siendo fsa = fs + p/2. Por tanto, el desarrollo teórico seguido es válido para fsa, estando fsa adelantada 90º con relación a la fase realmente existente, que es fs. El límite sería: -90º < (fe - fsa) < 90º, es decir: 0º < (fe – fs) < 180º. El valor de la constante KDF es KDF = v. DF _max/p. ATE-UO DCEC sint 31
Detector de fases basado en “puerta o exclusiva” (V) v. E’(fe) Operación con v. DF-f’ = 0 fe - fs = p/2: t v. DF-f v. DF_max v. S’(fs) t fe- fs 0º 180º 360º vs’(fsa) t Cambiada de nivel y adelantada v. DF-f t v. DF’ v. DF-f’ -90º t 0, 5·v. DF_max v. DF-f’ fe– fsa 0º 90º -0, 5·v. DF_max ATE-UO DCEC sint 32
Detector de fases basado en “puerta o exclusiva” (VI) Ventajas: • El circuito digital es relativamente sencillo, por lo que puede operar hasta frecuencias bastante altas. p • El valor de la constante KDF es KDF = v. DF_max/ , es decir, no depende de la amplitud de las señales. • El filtro es del doble de la frecuencia de la señal generada. Inconvenientes: • La diferencia de fases máxima posible es de 180º. En este caso: 0º < (fe – fs) < 180º. ATE-UO DCEC sint 33
Detector de fases basado en “biestable RS activado por flanco” (I) ¿Cómo activar un biestable RS por flanco y no por nivel? A B A’ A’ A A t A’ t tr t A’ tr t B B t Un “ 1” en B sólo en el flanco de bajada de A. t Un “ 1” en B sólo en el flanco de subida de A. ATE-UO DCEC sint 34
Detector de fases basado en “biestable RS activado por flanco” (II) AS BS S Q Q R AR BR AS AS t AR S Q Q R AR t Biestable RS activado por flanco de bajada Q t ATE-UO DCEC sint 35
Detector de fases basado en “biestable RS activado por flanco” (III) v. E ’ v. E KDF v. S ’ v. S v. DF v. E ' v. S ’ S Q v. DF R v. E ' t v. S ’ t v. DF t ATE-UO DCEC sint 36
Detector de fases basado en “biestable RS activado por flanco” (IV) Ojo: no es v. DF-f fe– fs 0º v. E' 180º 360º v. E' t v. S’ t v. DF-f t t t v. DF t t v. S’ simétrica respecto a 0º v. DF-f t ATE-UO DCEC sint 37
Detector de fases basado en “biestable RS activado por flanco” (V) Modificamos el nivel de tensión y adelantamos fe – fs en 180 o. v. DF_max v. DF-f’ 0, 5·v. DF_max 180º -180º 0º 0º 180º 360º fe– fsa -0, 5·v. DF_max - Ahora es fsa= fs + p. Por tanto, el desarrollo teórico seguido es válido para fsa, estando fsa adelantada 180º con relación a la fase realmente existente, que es fs. - El límite sería: -180º < (fe – fsa) < 180º, es decir: 0º < (fe – fs) < 360º. - El valor de la constante KDF es KDF = v. DF_max/(2 p). ATE-UO DCEC sint 38
Detector de fases basado en “biestable RS activado por flanco” (VI) v. E’(fe) Operación con v. DF-f’ = 0 fe - fs = p: v. DF-f t v. S’(fs) t v. DF_max 0º 360º fe– fs 180º v. S’(fsa) Cambiada de nivel y adelantada t v. DF-f t v. DF’ v. DF-f’ 0, 5·v. DF_max 180º -180º 0º t fe– fsa -0, 5·v. DF_max ATE-UO DCEC sint 39
Detector de fases basado en “biestable RS activado por flanco” (VII) Ventajas: • La diferencia de fases máxima posible es de 360º. En este caso: 0º < (fe – fs) < 360º. • El valor de la constante KDF es KDF = v. DF_max/(2 p), es decir, no depende de la amplitud de las señales. Inconvenientes: • El filtro es de la frecuencia de la señal generada (no del doble). • El circuito digital es relativamente complejo, por lo que no puede operar a frecuencias muy altas. ATE-UO DCEC sint 40
Detector fase-frecuencia (I) Idea general: Conseguir tener el equivalente a dos detectores basados en biestables activados por flancos: uno que funcione para diferencias de fases relativas de entre 0º y 360º y otro entre – 360º y 0º. v. DF_max v. DF-f 0º 180º fe– fs 360º v. DF_max v. DF-f -360º -180º 0º 180º 360º fe– fs -v. DF_max ATE-UO DCEC sint 41
Detector fase-frecuencia (II) v. E ’ v. E KDF v. S ’ v. S v. DF_max v. DF-f -360º fe– fs -180º 0º 180º 360º -v. DF_max ATE-UO DCEC sint 42
Detector fase-frecuencia (III) v. E’ t v. S’ t v. U t v. DF-f t t v. U v. DF t t t v. U v. D t t v. DF-f v. DF t ATE-UO DCEC sint 43 t t v. DF-f
Detector fase-frecuencia (IV) Una transferencia como ésta, no repetitiva al crecer la diferencia de fases, es más deseable. Circuito real usado en el PLL CD 4046 ATE-UO DCEC sint 44
Detector fase-frecuencia (V) Otro circuito integrado de ejemplo ATE-UO DCEC sint 45
Detector fase-frecuencia (VI) Ventajas: • La diferencia de fases máxima posible es de 720º. En este caso: -360º < (fe – fs) < 360º. • Se puede conseguir una transferencia no repetitiva que informa sobre cuál de las dos frecuencias es mayor. • Es el detector de fase con mejor enganche. • El valor de la constante KDF no depende de la amplitud de las señales. Inconvenientes: • El filtro es de la frecuencia de la señal generada. • El circuito digital es relativamente complejo, por lo que no puede operar a frecuencias muy altas. ATE-UO DCEC sint 46
Detector fase-frecuencia (VII) Realización física de este bloque S v. E’ Q R S Q R VU v. F + v. DF - G 0 v. C VD v. S’ R 1 Rs VD VU Cf Rs R 1 Cf R 2 + R 2 C 1 ATE-UO DCEC sint 47 C 1 v. C
Ejemplo de PLL completo Detector fasefrecuencia Filtro y regulador VCO Salida 8 Divisores fijos ATE-UO DCEC sint 48
Detector fase-frecuencia con bomba de carga (I) + VCC VU gm·VU v. C VD 40 G(f) [d. B] Gmf -20 R 2 Cf 20 0 gm·VD C 1 Bomba de carga -40 -60 -80 1 fp 1 10 102 103 fz 104 105 fp 2 106 107 f [Hz] ATE-UO DCEC sint 49
Detector fase-frecuencia con bomba de carga (II) Ejemplo de PLL con bomba de carga: Bomba de carga ATE-UO DCEC sint 50
Ideas generales sobre el modelado dinámico (I) • Idea fundamental del modelado dinámico: establecer las relaciones existentes entre los incrementos de las variables de un sistema. • Normalmente se buscan relaciones lineales. • Proceso de modelado: Y Y = F(X) YA X 1º- Obtención de las ecuaciones del proceso. y XA X tg = [ F(X)/ X]A 2º- Elección del “punto de trabajo”. x X y = [ F(X)/ X]A·x Función lineal 3º- Linealización respecto al “punto de trabajo”. 4º- Cálculo de transformadas de Laplace. ATE-UO DCEC sint 51
Ideas generales sobre el modelado dinámico (II) • Función de partida: Y = F(X) Y • Función linealizada en A: y = f(x) = m·x Y y YA X Siendo: X = XA + x x XA Y YA + y = YA + m·x X m = [ F(X)/ X]A Ejemplo en electrónica analógica: ATE-UO DCEC sint 52 • v. BE = VBE_A + vbe • i. B IB_A + ib = IB_A + g. A·v. BE • g. A= [ i. B(v. BE)/ v. BE]A
Modelado dinámico de un PLL (I) v. E = VEPsen(f. E) v. E KDF v. S = VSPsen(fs) v. F G 0 v. C v. S Salida del VCO • Empezamos por fijar el punto de trabajo estático del VCO (subíndice 0): v. C = VC_0, lo que implica f. S = FS_0 o w. S = WS_0. • Después perturbamos el punto de trabajo: v. C = VC_0 + vc f. S = FS_0 + fs w. S = WS_0 + ws Valor total Valor linealizado Valor estático ATE-UO DCEC sint 53 Valor total Valor linealizado Valor estático Valor total
Modelado dinámico de un PLL (II) • Ahora analizamos qué pasa con las fases (integrando la expresión de las frecuencias angulares): w. S = WS_0 + ws f. S = WS_0·t + fs Valor total = fase absoluta f. S = FS_0 + fs Valor linealizado = fase relativa Valor estático = fase que crece uniformemente f. E = WS_0·t + fe fe(t 1) WS_0·t f. E(t 1) f. E(t) t 1 WS_0·t 1 t Normalmente WS_0 se elige para que fe y fs estén acotadas ATE-UO DCEC sint 54
Modelado dinámico de un PLL (III) v. E = VEPsen(f. E) v. E f. E KDF v. S = VSPsen(fs) v. DF v. F G 0 v. C v. S Salida del VCO f. E - f. S Conv. v. DF f/V f. S Filtro pasabajos y regulador v. C VCO Diagrama de bloques antes de linealizar ATE-UO DCEC sint 55 f. S
Modelado dinámico de un PLL (IV) f. E - f. S Conv. v. DF f/V f. S Filtro pasabajos y regulador v. C VCO f. S Diagrama de bloques antes de linealizar Ganancia de cada bloque: • Convertidor f/V: v. DF = KDF·(f. E - f. S) + Vcte. • Filtro pasa-bajos y regulador: v. C = F(v. DF). • VCO: existe relación directa entre v. C y frecuencia: f. S = G(v. C). t • Por tanto: f. S(v. C) = f 0 + 2 p· G(v. C)·dt. 0 ATE-UO DCEC sint 56
Modelado dinámico de un PLL (V) Linealizamos cada bloque: • Convertidor f/V: v f = KDF·(f. E - f. S) = KDF·(fe - fs). • Filtro pasa-bajos y regulador: vc = F(v f ). • VCO: como fs = KV ·vc, t entonces: fs(vc) = 2 p·KV · vc·dt. 0 fe fe - fs Conv. v f f/V fs Filtro pasabajos y regulador vc VCO Diagrama de bloques con variables linealizadas ATE-UO DCEC sint 57 fs
Modelado dinámico de un PLL (VI) - Función de transferencia de cada bloque en transformada de Laplace: (NOTA: para simplificar la notación, las variables obtenidas como transformadas de Lapace conservan la misma notación que cuando eran dependientes del tiempo). • Convertidor f/V: v f/(fe – fs) = KDF. • Filtro pasa-bajos y regulador: vc/v f = F(s). • VCO: fs/vc = 2 p·KV/s. - Por supuesto, se cumple: ws = s·fs y we = s·fe. fe fe - fs - KDF v f F(s) vc 2 p·KV /s fs ATE-UO DCEC sint 58 Modelo dinámico del PLL fs
Funciones de transferencia en un PLL (I) fe fe - fs - KDF v f F(s) vc 2 p·KV/s fs fs • Transferencia fase relativa de entrada a fase relativa de salida: 2 p·KV·KDF·F(s)/s Tfe-fs(s) = fs/fe = = 1 + 2 p·KV·KDF·F(s)/s s + 2 p·KV·KDF·F(s) • Transferencia fase relativa de entrada a diferencia de fases: s Tfe-Df (s) = (fe – fs)/fe = 1 - Tfe-fs(s) = s + 2 p·KV·KDF·F(s) • Transferencia diferencia de fases a fase relativa de salida: TDf-fs (s) = fs/(fe – fs) = 2 p·KV·KDF·F(s)/s ATE-UO DCEC sint 59
Funciones de transferencia en un PLL (II) fe, we fe - fs KDF - v f F(s) vc 2 p·KV/s fs, ws • Transferencia frecuencia relativa de entrada a frecuencia relativa de salida: Twe-ws(s) = ws/we = (s·fs)/(s·fe) = fs/fe = Tfe-fs(s) • Transferencia fase relativa de entrada a frecuencia relativa de salida: Tfe-ws (s) = ws/fe = (s·fs)/(fe) = s·Tfe-fs(s) • Transferencia frecuencia relativa de entrada a fase relativa de salida: Twe-fs (s) = fs/we = fs/(s·fe) = Tfe-fs(s)/s ATE-UO DCEC sint 60
Funciones de transferencia en un PLL (III) fe fe- fs - TDf- fs (s) fs Tfe-fs(s) = vc fe fs - KDF TDf-fs (s) = 2 p·KV·KDF·F(s)/s F(s) 2 p·KV/s fs fe fs - TDf-fs (s) 1 + TDf-fs (s) KDF·F(s) vc 2 p·KV/s KDF·s·F(s) KDF·F(s) Tfe-vc(s) = vc/fe = = 1 + 2 p·KV·KDF·F(s)/s s + 2 p·KV·KDF·F(s) ATE-UO DCEC sint 61
Conceptos de Orden y de Tipo de un PLL fe fe- fs - TDf- fs (s) fs TDf-fs (s) = 2 p·KV·KDF·F(s)/s Tfe-fs(s) = TDf-fs (s) 1 + TDf-fs (s) Orden: Número de polos de Tfe-fs(s). Tipo: Número de polos en s = 0 de TDf-fs (s). ATE-UO DCEC sint 62
Ejemplo de la determinación del Orden y de Tipo de un PLL Ejemplo: Red RC como filtro: F(s) = 1/(1+ R 1·Cf·s). 2 p·KV·KDF·F(s) 2 p·KV·KDF Tfe-fs(s) = = s + 2 p·KV·KDF·F(s) R 1·Cf·s 2 + s + 2 p·KV·KDF Orden 2 (2 polos) TDf-fs(s) = 2 p·KV·KDF·F(s)/s = 2 p·KV·KDF s·(1+ R 1·Cf·s) Tipo 1 (1 polo en s = 0) Como siempre la función de transferencia del integrador tiene un polo en cero, el Tipo mínimo posible es 1. ATE-UO DCEC sint 63
Relación entre el Orden y de Tipo de un PLL La función TDf-fs (s) se puede escribir como: TDf-fs (s) = PN(s)/PD(s) = PN(s)/(sn·P’D(s)) siendo PN(s) y PD(s) los polinomios del numerador y del denominador y P’D(s) la parte del polinomio del denominador sin ceros en cero. Por tanto: TDf- fs(s) PN(s)/(sn·P’D(s)) Tfe-fs(s) = = n 1 + TDf-fs(s) 1 +PN(s)/(sn·P’D(s)) s ·P’D(s) + PN(s) Luego el Orden (número de polos de Tfe-fs(s)) ha de ser mayor o igual que Tipo (número de polos en s = 0 de TDf- fs(s), es decir, n. ATE-UO DCEC sint 64
Obtención de un PLL de Orden 1 desde uno de Orden 2 fe v f fe- fs KDF fs vf vc G 0 2 p·KV/s fs • Con filtro RC es de Orden 2: Tfe-fs(s) = 2 p·KV·KDF·G 0 R 1·Cf·s 2 + s + 2 p·KV·KDF·G 0 • Si 1/(R 1·Cf) > 16· 2 p·KV·KDF·G 0, entonces el factor de amortiguamiento es mayor que 2 y se puede aproximar el sistema por uno de primer orden: Tfe-fs(s) = 2 p·KV·KDF·G 0 s + 2 p·KV·KDF·G 0 = 1 t·s +1 Sistema de primer orden • El Tipo sigue siendo 1. • El PLL de Orden 1 y Tipo 1 es el más simple posible. ATE-UO DCEC sint 65
PLL de Orden 1 y de Tipo 1 (I) fe fe- fs fs 2 p·KV·KDF·G 0/s - fs Tfe-fs(s) = 1 t·s +1 siendo: t = 1/(2 p·KV·KDF·G 0) Cálculo de respuestas Caso 1: Evolución de la frecuencia de salida w. S(t) ante escalón en la frecuencia de entrada w. E(t). WS_0 w. E we 1 t w. E(t) PLL w. S(t) WS_0 w. S ? t Escalón en la frecuencia de entrada: we(s) = we 1/s ws(s) = we 1/(s·(t·s +1)). ATE-UO DCEC sint 66
PLL de Orden 1 y de Tipo 1 (II) • Partimos de ws(s) = we 1/(s·(t·s +1)). • Calculamos la antitransformada de Laplace ws(t) = we 1(1 -e-t/t). ws(t) Magnitudes relativas we(t) t 2 = 1 ms t 1 = 10 ms we 1 0 20 t [ms] 40 60 La frecuencia relativa (y absoluta también) de salida acaba coincidiendo con la de entrada después de 3 -5 veces t. ATE-UO DCEC sint 67
PLL de Orden 1 y de Tipo 1 (III) Caso 2: Evolución de la diferencia de fases Df = fe - fs ante escalón en la frecuencia de entrada w. E(t). WS_0 w. E we 1 t w. E (t) Df(t) - PLL en bucle abierto f. S(t) Df ? t • Primero calculamos la transferencia entre la fase relativa de entrada a diferencia de fases: t·s Tfe-Df (s) = (fe – fs)/fe = 1 - Tfe-fs(s) = t·s +1 • Por tanto: Df(s) = Tfe-Df(s)·fe(s). • Como: we(s) = we 1/s, entonces: fe(s) = we 1/s 2. • Entonces: Df(s) = t·we 1/(s·(t·s +1)). ATE-UO DCEC sint 68
PLL de Orden 1 y de Tipo 1 (IV) • Partimos de Df(s) = t·we 1/(s·(t·s +1)). • Calculamos la antitransformada Df(t) = t·we 1(1 -e-t/t). Df(t) t 1 = 10 ms t 1·we 1 t 2 = 1 ms 0 20 t [ms] 40 60 La diferencia final de fases crece con t y la rapidez en alcanzar el régimen permanente crece al decrecer t. ATE-UO DCEC sint 69
PLL de Orden 1 y de Tipo 1 (V) - Un método general para calcular la diferencia de fases en régimen permanente ante un escalón de frecuencia para cualquier PLL, aplicado a un PLL de Orden 1 y de Tipo 1: Usando el Teorema del Valor Final. • Partimos de Df(s) = t·we 1/(s·(t·s +1)), siendo: t = 1/(2 p·KV·KDF·G 0) = 1/K (siendo K = 2 p·KV·KDF·G 0). • Aplicando el Teorema del Valor Final a Df(s) obtenemos: we 1·t = we 1/K. lim Df(t) = lim s·Df(s) = t s 0 t·s +1 Luego si queremos que lim Df(t) = 0, entonces K 0. t Es decir, hace falta un elemento con mucha ganancia en continua en la función de transferencia de bucle abierto. ATE-UO DCEC sint 70
PLL de Orden 1 y de Tipo 1 (VI) Evolución temporal de las señales ante un escalón en la frecuencia de entrada: Escalón en la frecuencia we 1 = 0, 25 WS_0 w. E we 1 t v. S v. E Df Df( )=t·we 1 La frecuencia final de salida coincide con la nueva frecuencia de entrada, pero se genera un desfase que depende de t. ATE-UO DCEC sint 71
PLL de Orden 1 y de Tipo 1 (VII) Caso 3: Evolución de la frecuencia relativa de salida w. S(t) ante escalón en la fase relativa de entrada f. E(t). f. E fe 1 f. E(t) PLL w. S(t) WS_0 w. S ? t t • Escalón en la fase de entrada: fe(s) = fe 1/s. • Calculamos la frecuencia relativa de salida en función de la frecuencia relativa de entrada: ws(s) = Tfe-fs(s)·we(s). • Relacionamos fase relativa y frecuencia relativa en la entrada: we(s) = s·fe(s). • Por tanto: ws(s) = Tfe-fs(s)·s·fe 1/s = fe 1/(t·s +1). ATE-UO DCEC sint 72
PLL de Orden 1 y de Tipo 1 (VIII) • Partimos de ws(s) = fe 1/(t·s +1)). • Calculamos la antitransformada de Laplace ws(t) = (fe 1/t)·e-t/t. ws(t) Magnitudes relativas t 2 = 1 ms fe 1/t 2 fe 1/t 1 = 10 ms 0 5 t [ms] 7, 5 10 La frecuencia relativa (y absoluta también) de salida acaba coincidiendo con la de entrada después de 3 -5 veces t. La discrepancia inicial es mayor cuanto menor es t. ATE-UO DCEC sint 73
PLL de Orden 1 y de Tipo 1 (IX) Caso 4: Evolución de la diferencia de fases Df = fe - fs ante escalón en la fase relativa de entrada f. E(t). f. E (t) f. E fe 1 Df(t) - PLL en bucle abierto f. S(t) Df ? t t • Escalón en la fase de entrada: fe(s) = fe 1/s. • La función de transferencia entre la fase relativa de entrada y la diferencia de fases es: t·s Tfe-Df (s) = t·s +1 • Por tanto: Df(s) = Tfe-Df(s)·fe(s) = (fe 1/s)·t·s·/(t·s +1). • Es decir: Df(s) = t·fe 1/(t·s +1). ATE-UO DCEC sint 74
PLL de Orden 1 y de Tipo 1 (X) • Partimos de Df(s) = t·fe 1/(t·s +1). • Calculamos la antitransformada de Laplace Df(t) = fe 1·e-t/t. Df(t) fe 1 t 1 = 10 ms t 2 = 1 ms 0 20 t [ms] 40 60 La diferencia final de fases decrece y se anula después de 3 -5 veces t. ATE-UO DCEC sint 75
PLL de Orden 1 y de Tipo 1 (XI) Evolución temporal de las señales ante un escalón en la fase de entrada: f. E Escalón en la fase fe 1 = p/2 fe 1 t vosc ve Df La frecuencia y la fase de la señal de salida coinciden finalmente con las de la señal de entrada. ATE-UO DCEC sint 76
PLL de Orden 2 y de Tipo 1 (I) • Supongamos el siguiente conjunto filtro-regulador: • fp 2 tiene como misión filtrar, mientras que fp 1 y fz tienen como misión actuar como reguladores (determinar la dinámica del PLL). Supongamos que fp 2 >> fz. G(f) [d. B] 20 0 -20 Sin fp 2 -40 -60 -80 1 ATE-UO DCEC sint 77 fp 1 10 fz 102 103 104 105 106 107 f [Hz]
PLL de Orden 2 y de Tipo 1 (II) fe v f fe- fs KDF fs vf G 0 vc 2 p·KV/s fs • Función de transferencia del filtro-regulador : F(s) = (1+ R 2·C 1·s)/[1+ (R 1 + R 2)·C 1·s] • Función de transferencia del PLL en bucle abierto: TDf- fs (s) = 2 p·KV·KDF·G 0·F(s)/s = 2 p·KV·KDF·G 0·(1+R 2·C 1·s) s·[1+(R 1+R 2)·C 1·s] Tipo 1 (1 polo en s = 0) ATE-UO DCEC sint 78
PLL de Orden 2 y de Tipo 1 (III) TDf- fs (s) = 2 p·KV·KDF·G 0·(1+R 2·C 1·s) s·[1+(R 1+R 2)·C 1·s] Tfe-fs(s) = TDf-fs (s) 1 + TDf-fs (s) 2 p·KV·KDF·G 0·(1+R 2·C 1·s) s·[1+(R 1+R 2)·C 1·s] + 2 p·KV·KDF·G 0·(1+R 2·C 1·s) (R 1+R 2)·C 1·s 2 + (1+ 2 p·KV·KDF·G 0·R 2·C 1)·s + 2 p·KV·KDF·G 0 Tfe-fs(s) = 1+R 2·C 1·s (R 1+R 2)·C 1 2 1+ 2 p·KV·KDF·G 0·R 2·C 1 ·s +1 2 p·KV·KDF·G 0 Orden 2 (2 polos) ATE-UO DCEC sint 79
PLL de Orden 2 y de Tipo 1 (IV) • Reagrupando términos: Tfe-fs(s) = 1 + s/w. Z s 2/(wp 1·K) + s·(1+K/w. Z)/K + 1 siendo: w. Z = 1/(R 2·C 1), wp 1 = 1/[(R 1+R 2)·C)] y K = 2 p·KV·KDF·G 0. • Estudiamos, como ejemplo, la respuesta ante un escalón en la frecuencia de entrada: we(s) = we 1/s ws(s) = Tfe-fs(s)·we(s) = ATE-UO DCEC sint 80 (1 + s/w. Z)·we 1 s·(s 2/(wp 1·K) + s·(1+K/w. Z)/K + 1)
PLL de Orden 2 y de Tipo 1 (V) • Ejemplo: K = 105 -107 Hz/rad wp 1 = 106 p rad/s w. Z = 5· 106 p rad/s. ws(t) w. Z = 5· 106 p rad/s w. Z = K = 107 K = 106 w. Z we 1 K = 105 w. Z = 0 2 t [ms] 4 Con w. Z se puede optimizar la respuesta dinámica. ATE-UO DCEC sint 81 6
PLL de Orden 2 y de Tipo 1 (VI) - Estudiamos, como ejemplo, la diferencia de fases final ante un escalón en la frecuencia de entrada. La transferencia entre fase de entrada y diferencia de fases vale: s 2/(wp 1·K) + s/K Tfe-Df (s) = 1 - Tfe-fs(s) = s 2/(wp 1·K) + s·(1+K/w. Z)/K + 1 • Como we(s) = we 1/s, entonces: fe(s) = we(s)/s = we 1/s 2. • La diferencia de fases valdrá: Df(s) = Tfe-Df (s)·fe(s). • Aplicando el Teorema del Valor Final a Df(s) obtenemos: we 1·[s/(wp 1·K) + 1/K] lim Df(t) = lim s·Df(s) = = we 1/K 2 t s 0 s /(wp 1·K) + s·(1+K/w. Z)/K + 1 Luego si queremos que lim Df(t) = 0, entonces K . t Es decir, hace falta un elemento con mucha ganancia en continua en la función de transferencia de bucle abierto. ATE-UO DCEC sint 82
PLL de Orden 2 y de Tipo 2 (I) • Supongamos el siguiente conjunto filtro-regulador: • fp 2 tiene como misión filtrar, mientras que fp 1 y fz tienen como misión actuar como reguladores (determinar la dinámica del PLL). Supongamos que fp 2 >> fz. G(f) [d. B] 40 20 0 Gmf Sin fp 2 -20 -40 -60 fz -80 ATE-UO DCEC sint 83 1 10 102 103 104 105 106 107 f [Hz]
PLL de Orden 2 y de Tipo 2 (II) Función de transferencia F(s) del filtro usado: F(s) = - (1+ R 2·C 1·s)/(R 1·C 1·s) F(s) = - (1+ s/w. Z)/(R 1·C 1·s), siendo: w. Z = 1/(R 2·C 1). TDf- fs(s) = 2 p·KV·KDF·F(s)/s = -2 p·KV·KDF·(1 + R 2·C 1·s) s 2·R 1·C 1 Tipo 2 (2 polos en s = 0) ATE-UO DCEC sint 84
PLL de Orden 2 y de Tipo 2 (III) TDf- fs(s) = -2 p·KV·KDF·(1 + R 2·C 1·s) Tfe-fs(s) = s 2·R 1·C 1 1 + TDf-fs (s) -2 p·KV·KDF·(1 + R 2·C 1·s) s 2·R 1·C 1 - 2 p·KV·KDF·(1 + R 1·C 1·s) -2 p·KV·KDF·(1 + R 2·C 1·s) R 1·C·s 2 - 2 p·KV·KDF·R 2·C 1·s - 2 p·KV·KDF Tfe-fs(s) = ATE-UO DCEC sint 85 Tfe-fs(s) = TDf-fs (s) 1 + R 2·C 1·s R 1·C 1 ·s 2 + R 2·C 1·s + 1 -2 p·KV·KDF Orden 2 (2 polos)
PLL de Orden 2 y de Tipo 2 (IV) PLL de Orden 2 y de Tipo 2 Tfe-fs(s) = 1 + R 2·C 1·s R 1·C ·s 2 + R 2·C 1·s + 1 -2 p·KV·KDF Diapositiva ATE-UO DCEC sint 85 PLL de Orden 2 y de Tipo 1 Tfe-fs(s) = 1 + s/w. Z s 2/(wp 1·K) + s·(1+K/w. Z)/K + 1 Diapositiva ATE-UO DCEC sint 80 El resultado es semejante al obtenido en el PLL de Orden 2 y Tipo 1. Luego se puede optimizar de igual forma la respuesta dinámica. La ventaja es que al ser de Tipo 2 se anula la diferencia de fases en régimen permanente ante un escalón de frecuencia. ATE-UO DCEC sint 86
Parámetros característicos de los PLLs (I) • Margen de mantenimiento estático (hold-in range): Es la diferencia de frecuencias de entrada entre las que el lazo permanece enganchado en las siguientes condiciones: partimos del lazo enganchado y cambiamos la frecuencia de entrada muy lentamente. • Margen de mantenimiento dinámico (pull-out range): Es la diferencia de frecuencias de entrada entre las que el lazo permanece enganchado en las siguientes condiciones: partimos del lazo enganchado y cambiamos la frecuencia de entrada bruscamente (es, por tanto, el valor del escalón de frecuencia de entrada que acabamos de dar). • Margen de enganche lineal (lock-in range): Es la diferencia de frecuencias de entrada entre las que el lazo se engancha trabajando el detector de fases de forma lineal. • Margen de enganche no lineal (pull-in range): Es la diferencia de frecuencias de entrada entre las que el lazo se engancha aunque el detector de fases llegue a trabajar de forma no lineal. ATE-UO DCEC sint 87
Parámetros característicos de los PLLs (II) FS_0 Margen de enganche lineal (lock-in) Margen de mantenimiento dinámico (pull-out) Margen de enganche no lineal (pull-in) Margen de mantenimiento estático (hold-in) • Error de fase: Es la diferencia de fases de entrada y salida. Depende del tipo de detector de fases y del filtro-regulador usados y, a veces en la realidad, de la frecuencia de oscilación. ATE-UO DCEC sint 88
Idea básica de un sintetizador de frecuencia con PLL Trasparencia ATE-UO DCEC sint 15 f. S Programación del contador Cuando el PLL está enganchado, f. Xtal = f. S/N f. S = f. Xtal·N. Luego podemos cambiar la frecuencia f. S cambiando N. ATE-UO DCEC sint 89
Sintetizador de frecuencia con PLL de divisor programable f. S=NP·f. Xtal KDF f. Xtal VCO NP Programación del contador • La frecuencia de salida cambia a escalones Df. S = f. Xtal. • Problema: los contadores programables tienen frecuencias máximas de uso no muy altas Solución: combinar contadores fijos y programables. ATE-UO DCEC sint 90
Sintetizador de frecuencia con PLL de divisor fijo y divisor programable f. S=NF·NP·f. Xtal KDF f. Xtal NP NF Programación del contador • La frecuencia de salida es f. S = NF·NP·f. Xtal. • La frecuencia de salida cambia a escalones Df. S = NF·f. Xtal. • Problema: f. Xtal acaba siendo demasiado pequeña filtro de relativamente baja frecuencia cambios de frecuencia lentos Solución: sintetizador con divisor de doble módulo. ATE-UO DCEC sint 91
Sintetizadores de frecuencia con PLL y con divisor de doble módulo (I) f. Xtal f. S=N·f. Xtal KDF NP (P+1)/P A Reset A ATE-UO DCEC sint 92 Reset En este caso: f. S=N·f. Xtal, siendo: N = NP·P + A. NP_max NP_min y Amax A 1.
Sintetizadores de frecuencia con PLL y con divisor de doble módulo (II) • Necesariamente tiene que ser NP_min Amax. • El bloque “(P+1)/P” divide inicialmente por P+1 y sólo cambia a dividir por P cuando el bloque “A” ha contado A pulsos a la salida del bloque “(P+1)/P”, es decir, (P+1)·A pulsos del VCO. • A partir de ese momento, aún quedan (NP-A) pulsos a la salida del bloque “(P+1)/P” para que se complete un ciclo de conteo, es decir, P·(NP-A) pulsos del VCO. Por tanto, el número total de pulsos N para completar un ciclo de conteo a la salida del bloque “N” es: N = (P+1)·A + P·(NP-A) = NP·P + A. ATE-UO DCEC sint 93
Sintetizadores de frecuencia con PLL y con divisor de doble módulo (III) • Supongamos queremos que varíe la generación de frecuencias a escalones siempre constantes. Entonces tiene que cumplirse: NP·P + (Amax +1) = (NP + 1)·P + 1 Aumentar en 1 el valor Amax = Poner el mínimo en A (=1) y aumentar NP en 1 • Por tanto: Amax = P. Si Amax > P, la misma frecuencia se puede generar con dos combinaciones distintas de A y de NP. Si Amax < P, quedan frecuencias sin generar. Por tanto, siempre Amax P. ATE-UO DCEC sint 94
Sintetizadores de frecuencia con PLL y con divisor de doble módulo (IV) • Como: NP_max NP_min, Amax A 1, NP_min Amax P y N = NP·P + A, entonces: Nmin_posible = P 2 + 1. • Los escalones de frecuencia de salida son: Df. S = (NP·P + A+1)·f. Xtal - (NP·P + A)·f. Xtal = f. Xtal. • Valores normalizados de P son: 5, 8, 15, 20, 32, 40 y 80. ATE-UO DCEC sint 95
PLL sintetizador para transmisor de CB (Citizens Band) de 26, 965 MHz a 27, 405 MHz en saltos de 10 k. Hz (I) 1º- Con divisor programable: • Como necesitamos Df. S= 10 k. Hz, supongamos que elegimos f. Xtal = 10 k. Hz. • Y como f. S = NP·f. Xtal, entonces sería NP_min = 2696, 5 y NP_max = 2740, 5. • Pero esto no es válido porque los divisores deben ser números enteros. Tenemos que multiplicar estos valores por 2 (NP_min = 5393 y NP_max = 5481) y dividir f. Xtal por 2 (f. Xtal = 5 k. Hz). ATE-UO DCEC sint 96
PLL sintetizador para transmisor de CB (Citizens Band) de 26, 965 MHz a 27, 405 MHz en saltos de 10 k. Hz (II) f. Xtal = 5 k. Hz 26, 965 MHz- 27, 405 MHz 5393 NP 5481 • Se generan frecuencias a saltos de 5 k. Hz (no es un problema). • El divisor programable es una frecuencia bastante alta (aunque posible). ATE-UO DCEC sint 97
PLL sintetizador para transmisor de CB (Citizens Band) de 26, 965 MHz a 27, 405 MHz en saltos de 10 k. Hz (III) 2º- Con divisores fijo y programable: • Supongamos queremos que la frecuencia en la entrada del divisor programable sea menor que 5 MHz. Entonces elegimos NF = 8, de tal forma que la frecuencia máxima a la entrada del divisor programable sea 27, 405/8 = 3, 425625 MHz < 5 MHz. • Como realmente necesitamos Df. S = 5 k. Hz, entonces f. Xtal = Df. S/NF = 625 Hz. • Los valores de NP serán NP= f. S/(NF·f. Xtal), es decir: NP_min = 5393 y NP_max = 5481 (lo mismo que en el caso anterior). ATE-UO DCEC sint 98
PLL sintetizador para transmisor de CB (Citizens Band) de 26, 965 MHz a 27, 405 MHz en saltos de 10 k. Hz (IV) 26, 965 MHz- 27, 405 MHz f. Xtal = 625 Hz 5393 NP 5481 • El divisor programable es de frecuencia más baja (más asequible). • La frecuencia del oscilador es bastante baja, por lo que también lo es la de corte del filtro y, por lo tanto, el lazo y el sintetizador son lentos. ATE-UO DCEC sint 99
PLL sintetizador para transmisor de CB (Citizens Band) de 26, 965 MHz a 27, 405 MHz en saltos de 10 k. Hz (V) 3º- Con divisor de doble módulo: • Mantenemos en 5 MHz la máxima frecuencia en la entrada del divisor programable. Elegimos P = 8. Como necesitamos Df. S = 5 k. Hz, entonces f. Xtal = 5 k. Hz. Elegimos Amax = P = 8. Los valores máximo y mínimo de N son los mismos que los calculados antes para NP: Nmin = 5393 y Nmax = 5481 • Por tanto: Nmin = 5393 = NP_min· 8 + AN_min Hay que solucionar esta ecuación con valores enteros de NP_min y AN_min. ATE-UO DCEC sint 100
PLL sintetizador para transmisor de CB (Citizens Band) de 26, 965 MHz a 27, 405 MHz en saltos de 10 k. Hz (VI) • Solucionamos 5393 = NP_min· 8 + AN_min para los valores posibles (enteros) de AN_min: AN-min NP_min 1 2 674 673, 875 3 4 5 673, 75 673, 625 673, 5 6 7 8 673, 375 673, 25 673, 125 Luego: AN_min = 1 y NP_min = 674. Igualmente solucionamos: Nmax = 5481 = NP_max· 8 + AN_max NP_max 1 2 685 684, 875 3 4 5 684, 75 684, 625 684, 5 Luego: AN_max = 1 y NP_max = 685. ATE-UO DCEC sint 101 6 7 8 684, 375 684, 25 684, 125 Resumen: 26, 965 MHz NP = 674 y A = 1 27, 405 MHz NP = 685 y A = 1
PLL sintetizador para transmisor de CB (Citizens Band) de 26, 965 MHz a 27, 405 MHz en saltos de 10 k. Hz (VII) 26, 965 MHz NP=674 y A=1. f. Xtal = 5 k. Hz 27, 405 MHz NP=685 y A=1. 674 NP 685 1 A 8 ATE-UO DCEC sint 102
Sintetizadores de frecuencia con PLLs y con mezclador (I) Permiten sintetizar frecuencias mayores que las de funcionamiento de los divisores de frecuencia: f. S KDF f. Xtal 1 pasa-bajos VCO NP pasa-bajos f. Xtal 2 Se cumple: (f. S - f. Xtal 2)/NP = f. Xtal 1 f. S = f. Xtal 1·NP + f. Xtal 2. ATE-UO DCEC sint 103
Sintetizadores de frecuencia con PLLs y con mezclador (II) f. S 1 KDF 1 f. Xtal 1 pasa-bajos VCO 1 NP 1 pasa-bajos f. S 2 KDF 2 f. Xtal 2 pasa-bajos VCO 2 NP 2 ATE-UO DCEC sint 104
Sintetizadores de frecuencia con PLLs y con mezclador (III) Se cumple: (f. S 1 – f. S 2)/NP 1 = f. Xtal 1 y f. S 2/NP 2 = f. Xtal 2. Por tanto: f. S 1 = f. Xtal 1·NP 1 + f. Xtal 2·NP 2. ATE-UO DCEC sint 105
Otros sistemas de generación precisa de señales de alta frecuencia sin PLLs (antiguos sistemas analógicos) (I) Oscilador heterodino: f. Xtal f. S = f. Xtal + f. VFO VFO • Oscilador a cristal: de frecuencia relativamente alta y precisa, pero constante. • Oscilador de frecuencia variable (VFO): frecuencia menos precisa, pero variable. ATE-UO DCEC sint 106
Otros sistemas de generación precisa de señales de alta frecuencia sin PLLs (antiguos sistemas analógicos) (II) Multiplicadores de frecuencia y oscilador heterodino: • Los multiplicadores de frecuencia se usaban para generar frecuencias mayores que las posibles con cristales de cuarzo reales. • Ejemplo con un duplicador: f. Xtal fs Multiplicador de frecuencia por 2 fs = 2·f. Xtal + f. VFO VFO • Por generación de armónicos al trabajar un semiconductor de forma no lineal se pueden construir triplicadores, quintuplicadores, etc. ATE-UO DCEC sint 107
Bases teóricas de los Sintetizadores Digitales Directos (Direct Digital Synthesizers, DDSs) (I) Reloj Contador de la dirección n. D bits “Lookup table” de la función seno Registro n. CDA bits Reloj t Convertidor D/A Valores de la dirección de lectura en la tabla t Salida del convertidor D/A v. S = VSsen(w. St) t ATE-UO DCEC sint 108 pasa-bajos
Bases teóricas de los Sintetizadores Digitales Directos (Direct Digital Synthesizers, DDSs) (II) • Problema: para modificar la frecuencia de la senoide generada hay que cambiar la frecuencia del reloj, lo que no resulta práctico. Reloj t Salida del convertidor D/A t t A f 1 A f 2 < f 1 v. S Salida del convertidor D/A v. S t ATE-UO DCEC sint 109 t t
Concepto de acumulador de fases para un DDS (I) M = palabra de frecuencia Dato M en n bits Reloj Registro de incremento de fase M n bits + n bits Registro del acumulador de fases n bits • Normalmente n está comprendido entre 24 y 32. • Por simplicidad, vamos a mostrar cómo funciona el acumulador de fases con n = 4. • Se pueden cargar 2 n-1 = 23 = 8 valores distintos de M. • Supongamos inicialmente que M es 1 (es decir, 00012). ATE-UO DCEC sint 110
Ciclo M Reg. del acum. de fases en t+Dt 1º 0001 0000 0001 2º 0001 0010 3º 0001 0010 0011 4º 0001 0011 0100 5º 0001 0100 0101 6º 0001 0110 7º 0001 0110 0111 8º 0001 0111 1000 9º 0001 1000 1001 10º 0001 1010 11º 0001 1010 1011 12º 0001 1011 1100 13º 0001 1100 1101 14º 0001 1110 15º 0001 1110 1111 16º 0001 1111 0000 17º 0001 0000 0001 Concepto de acumulador de fases para un DDS (II) • M = 1 (00012). • Supongamos que el registro del acumulador de fases está cargado inicialmente con 0 (00002). • Vemos que se produce “desbordamiento” después de 24 = 16 ciclos, por lo que el registro del acumulador de fases se pone a 00002. • El periodo de repetición es 16 ciclos de reloj. ATE-UO DCEC sint 111
Ciclo M Reg. del acum. de fases en t+Dt 1º 0010 0000 0010 2º 0010 0100 3º 0010 0100 0110 4º 0010 0110 1000 5º 0010 1000 1010 6º 0010 1100 7º 0010 1100 1110 8º 0010 1110 0000 9º 0010 0000 0010 10º 0010 0100 11º 0010 0100 0110 12º 0010 0110 1000 13º 0010 1000 1010 14º 0010 1100 15º 0010 1100 1110 16º 0010 1110 0000 17º 0010 0000 0010 Concepto de acumulador de fases para un DDS (III) • Supongamos ahora que M = 2 (00102). • Como antes, partimos de que el registro del acumulador de fases está cargado inicialmente con 0 (00002). • Ahora el “desbordamiento” se produce cada 16/2 = 8 ciclos. • El periodo de repetición es 8 ciclos de reloj. ATE-UO DCEC sint 112
Ciclo M Reg. del acum. de fases en t+Dt 1º 0100 0000 0100 2º 0100 1000 3º 0100 1000 1100 4º 0100 1100 0000 5º 0100 0000 0100 6º 0100 1000 7º 0100 1000 1100 8º 0100 1100 0000 9º 0100 0000 0100 10º 0100 1000 11º 0100 1000 1100 12º 0100 1100 0000 13º 0100 0000 0100 14º 0100 1000 15º 0100 1000 1100 16º 0100 1100 0000 17º 0100 0000 0100 Concepto de acumulador de fases para un DDS (IV) • Supongamos ahora que M = 4 (01002). • Registro del acumulador de fases inicialmente a 0 (00002). • Ahora el desbordamiento se produce cada 16/4 = 4 ciclos. • El periodo de repetición es 4 ciclos de reloj. ATE-UO DCEC sint 113
Ciclo M Reg. del acum. de fases en t+Dt 1º 1000 0000 1000 2º 1000 0000 3º 1000 0000 1000 4º 1000 0000 5º 1000 0000 1000 6º 1000 0000 7º 1000 0000 1000 8º 1000 0000 9º 1000 0000 10º 1000 0000 11º 1000 0000 12º 1000 0000 13º 1000 0000 14º 1000 0000 15º 1000 0000 16º 1000 0000 17º 1000 0000 1000 Concepto de acumulador de fases para un DDS (V) • Supongamos ahora un valor muy alto de M, por ejemplo que M = 8 (10002). • Registro del acumulador de fases inicialmente a 0 (00002). • Ahora el desbordamiento se produce cada 16/8 = 2 ciclos. • El periodo de repetición es 2 ciclos de reloj. • ¿Qué pasa si 2 n no es divisible por M? ATE-UO DCEC sint 114
Ciclo M Reg. del acum. de fases en t+Dt 1º 0011 0000 0011 2º 0011 0110 3º 0011 0110 1001 4º 0011 1001 1100 5º 0011 1100 1111 6º 0011 1111 0010 7º 0011 0010 0101 8º 0011 0101 1000 9º 0011 1000 1011 10º 0011 1110 11º 0011 1110 0001 12º 0011 0001 0100 13º 0011 0100 0111 14º 0011 0111 1010 15º 0011 1010 1101 16º 0011 1101 0000 17º 0011 0000 0011 Concepto de acumulador de fases para un DDS (VI) • Supongamos ahora que M = 3 (00112). • Registro del acumulador de fases inicialmente a 0 (00002). • Ahora hay 3 desbordamientos, pero sólo 1 (el último) en 00002. Los otros 2 se producen en valores cercanos a 00002. • Hay 1 ciclo de 6 ciclos de reloj y 2 ciclos de 5 ciclos de reloj. ATE-UO DCEC sint 115
Concepto de acumulador de fases para un DDS (VII) • Nos fijamos ahora en los n. D bits más significativos (en el ejemplo, 2) M £ 2 (n-n. D) n. D Número de valores distintos = 2 ATE-UO DCEC sint 116 M > 2 (n-n. D) n. D Número de valores distintos < 2
Concepto de acumulador de fases para un DDS (VIII) Caso M £ 2 (n-n. D) M = 1 < 22 Ejemplo: n. D = 2, n-n. D = 2 M = 4 = 22 Valores del número formado por los n. D bits más significativos Con M = 4 = 22 Con M = 1 < 22 t t ATE-UO DCEC sint 117
Concepto de acumulador de fases para un DDS (IX) (n-n. D) Caso M > 2 Ejemplo: n. D = 2, n-n. D = 2 M = 8 > 22 t Caso M £ 2 (n-n. D) Con M = 4 = 22 t Con M = 2 < 22 t Con M = 1 < 22 t ATE-UO DCEC sint 118
Concepto de acumulador de fases para un DDS (X) ¿Qué pasa si 2 n no es divisible por M? Ejemplo: n. D = 2, n-n. D = 2 Ejemplo con M £ 2 (n-n. D) M = 4 = 22 (divisibles) t M = 3 < 22 t M = 2 < 22 (divisibles) t • Los valores de “aparentes ciclos consecutivos” no son iguales. ATE-UO DCEC sint 119
Estructura real de un DDS (I) M = palabra de frecuencia Dato M en n bits Reloj Registro de incremento de fase M n bits + n bits Registro del acumulador de fases n-n. D bits truncados n. D bits “Lookup table” de la función seno n. CDA bits Registro + convert. D/A v. S = VSsen(w. St) pasa-bajos ATE-UO DCEC sint 120
Estructura real de un DDS (II) • En la tabla sólo hace falta almacenar la cuarta parte de la información del seno M = M 1 Valores de la señal de n. D bits M = 2 M 1 Valores de la señal de n. D bits t Salida del convertidor D/A Se consigue leyendo la tabla “al revés” t t Salida del convertidor D/A t Se consigue leyendo la tabla y cambiando Se consigue leyendo la tabla “al revés” y el signo cambiando el signo ATE-UO DCEC sint 121
Estructura real de un DDS (III) • Valores reales de los números de bits usados: n = 24 -32 bits n. D = 13 -15 bits n. CDA = 12 bits ATE-UO DCEC sint 122
Ecuaciones de un DDS (I) • Ecuación de sintonía de un DDS: M senoides Valores de la dirección de lectura en la tabla t Salida del conv. D/A Reloj t TS Tclock t 2 n ciclos de reloj 2 n·Tclock = M·Ts ATE-UO DCEC sint 123 fs = M·fclock/2 n
Ecuaciones de un DDS (II) • Valor de los escalones de frecuencia: Dfs = (M+1)·fclock/2 n - M·fclock/2 n = fclock/2 n • Ejemplo: Con n = 32 y fclock = 125 MHz, Dfs = 0, 029 Hz (¡es pequeñísimo !) Un DDS permite una sintonía casi continua • Hemos visto en ATE-UO DCEC sint 121 que si 2 n no es divisible por n, el contenido del registro del acumulador de fases al producirse el “desbordamiento” no coincide exactamente con el inicial, por lo que el siguiente ciclo es distinto. Esto tiene un efecto muy limitado con los valores normales de n y n. D (por ejemplo, 32 y 14 bits). • Sin embargo, si desea conocer la frecuencia exacta de repetición la fórmula (no demostrada) es: fs_rep = mcd(M, 2 n)·fclock/2 n mcd: máximo común divisor ATE-UO DCEC sint 124
Ejemplo de circuito integrado para DDS Reloj del DDS Introducción del valor de M, la fase y el control, en serie o en paralelo Reloj del sistema de entrada del valor de M, la fase y el control ATE-UO DCEC sint 125
