Xilinx CPLD kola o o XC 9500 serija

Xilinx CPLD kola o o XC 9500 serija Cool. Runner™ serija Goran Mišić, 12103

Šta je CPLD kolo? o CPLD kolo je kombinacija potpuno programabilnih AND/OR mreža i blokova makroćelija. n n AND/OR mreža je reprogramabilna; obavlja mnoštvo kombinacionih logičkih funkcija. Makroćelije su funkcionalni blokovi sa kombinaciono/sekvencijalnom logikom; pružaju dodatnu fleksibilnost u vidu mogućnosti izbora različitih povratnih veza i funkcije pripadajućih pinova.

Zašto koristiti CPLD? o Zahvaljujući jedinstvenim mogućnostima CPLD kola, njihovo korišćenje pri projektovanju digitalnih sistema pruža čitav niz prednosti: n n Reprogramabilnost - sistem se moze rekonfigurisati gotovo proizvoljan broj puta; mogućnost poboljšavanja i otklanjanja grešaka; izmena projekta je brza, jeftina, u bilo kom trenutku i sa bilo kog mesta Jednostavnost - jednostavno korišćenje, brzo, lako i jeftino projektovanje NV memorija - programirana funkcija se ne gubi prestanku napajanja i dostupna je odmah posle uključenja Ekonomičnost - niska cena; mali broj dodatnih komponenti; manja, jednostavnija i jeftinija štampana pločica

Uporedna tabela Xilinx CPLD kola Familija CPLD kola Karakteristika XC 9500 serija Cool. Runner™ serija XC 9500 XL/XV XPLA 3 Cool. Runner-II Napon [V] 5. 0 3. 3/2. 5 3. 3 1. 8 Makroćelija 36 -288 32 -512 I/O 34 -192 36 -260 21 -270 I/O tolerancija 5. 0, 3. 3 5. 0/3. 3, 2. 5, 1. 8 5. 0 3. 3, 2. 5, 1. 8, 1. 5 tpd/fmax (najbrža) 5 ns/100 MHz 5 ns/222 MHz 4. 5 ns/213 MHz 3. 8 ns/323 MHz 56. 1µW 28. 8µW LVTTL, LVCMOS, HSTL, SSTL Standby I/O standard Low power mod LVTTL, LVCMOS

Projektovanje pomoću CPLD kola o Korak 1: izbor odgovarajućeg kola prema sledećim kriterijumima: n n o Korak 2: izbor odgovarajućeg softvera n o Logički kapacitet Performanse (brzina) Napon napajanja i potrošnja Pakovanje (dimenzija čipa i potreban broj pinova) Prema obimu i zahtevima projekta determinisati potreban softver. Za bazično projektovanje je dovoljan besplatni ISE Web. PACK (http: //www. xilinx. com/ise/logic_design_prod/webpack. htm) Korak 3: implementacija projekta n n n Projektovanje i simulacija (testiranje) sistema pomoću softvera Programiranje (potreban je JTAG programator) i testiranje prototipa Pisanje odgovarajuće projektne dokumentacije

Serija XC 9500 - karakteristike o o o Visoke performanse Veliki raspon logičkog kapaciteta 5 V "in-system programmable" (ISP) čipovi n o o minimalno 10, 000 ciklusa programiranja/brisanja Poboljšana "pin-locking" arhitektura Flexibilni 36 in/18 out programabilni logički blokovi n n n 90 članova proizvoda (product terms - PT) vezana su za bilo koju ili svih 18 makroćelija Globalni and PT clock, dozvola izlaza (output enable), set i reset signali Obimna podrška IEEE Std 1149. 1 boundary-scan (JTAG) Programabilni mod rada sa redukovanom potrošnjom za svaku makroćeliju Slew rate kontrola na pojedinačnim izlazima Mogućnost programiranja prinova za masu Poboljšana mogućnost bezbednosti i zaštite projekta Velika struja izlaza (24 m. A) 3. 3 V ili 5 V I/O Napredna CMOS 5 V Fast. FLASH™ tehnologija Podrška paralelnom programiranju više XC 9500 kola

Serija XC 9500 - uporedna tabela XC 9536 XC 9572 XC 95108 XC 95144 XC 95216 XC 95288 Makroćelija 36 72 108 144 216 288 Upotrebljivih gejtova 800 1600 2400 3200 4800 6400 Registara 36 72 108 144 216 288 t. PD(ns) [za najbrža kola] 5 7. 5 10 15 f. CNT(MHz) [16 -bitni brojači] 100 125 125 111. 1 92. 2 f. SYSTEM(MHz) [opšta namena] 100 83. 3 66. 7 56. 6

Serija XC 9500 - arhitektura

Serija XC 9500 - programabilni logički blok

Serija XC 9500 - makroćelija unutar programabilnog logičkog bloka

Serija XC 9500 - veza makroćelija sa pinovima Clock i Set/Reset

Serija XC 9500 - PT alokator Primer kombinovanja parcijalnih suma proizvoda više makroćelija

Serija XC 9500 - unutrašnja logika PT alokatora

Serija XC 9500 - Fast CONNECT prekidačka matrica

Serija XC 9500 - I/O blok i PT dozvola izlaza

Serija XC 9500 XL/XV - karakteristike Sem standardnih osobina, čipove iz ove serije karakteriše: o Optimizovani su za 3. 3 V (XL) / 2. 5 V (XV) sisteme visokih performansi n n o Flexibilni 54 in/18 out programabilni logički blokovi n n n o Do 90 članova proizvoda (PT) po makroćeliji sa pojedinačnom PT alokacijom Lokalna Clock inverzija sa tri globalna i jednim PT Clock-om Bus-hold kolo na svim korisničkim pinovima Izuzetan kvalitet i pouzdanost n n n o Smanjena potrošnja Višenaponski način rada Minimalno 10, 000 ciklusa programiranja/brisanja Čuvanje podataka 20 godina ESD zaštita premašuje 2000 V Čipovi su pin-kompatibilni sa drugim čipovima iz iste serije

Serija XC 9500 XL/XV - uporedna tabela XC 9536 XL/XV XC 9572 XL/XV XC 95144 XL/XV XC 95288 XL/XV Makroćelija 36 72 144 288 Upotrebljivih gejtova 800 1600 3200 6400 Registara 36 72 144 288 t. PD(ns) [za najbrža kola] 5 5 5 6 f. SYSTEM(MHz) [opšta namena] 178/222 208

Serija XC 9500 XL/XV - arhitektura

Serija XC 9500 XL/XV - makroćelija unutar programabilnog logičkog bloka

Serija XC 9500 XL/XV - veza makroćelija sa pinovima Clock i Set/Reset

Serija XC 9500 XL/XV - unutrašnja logika PT alokatora

Serija Cool. Runner XPLA 3 o Fast Zero Power™ (FZP) tehnika projektovanja obezbeđuje ultra-nisku potrošnju i vrlo visoku brzinu n o o Inovativna Cool. Runner™ XPLA 3 arhitektura kombinuje visoku brzinu i ekstremnu fleksibilnost Napredni 0. 35μ metal-petoslojni EEPROM proces n n o o o 1, 000 ciklusa programiranja/brisanja Čuvanje podataka 20 godina 3 V ISP korišćenjem JTAG IEEE 1149. 1 interfejsa 5 V toleracija I/O pinova Single pass logika proširiva do 48 članova proizvoda Inovativna Control Term struktura obezbeđuje kompleksni asinhroni Clock n o Tipična standby struja je 17 do 18 μA na 25° C Asinhroni Clock, preset/reset i Clock enable makroćelija Četiri kontrola output enable po logičkom bloku Foldback NAND za optimizaciju sinteze Univerzalni 3 -state koji olakšava testiranje

Serija Cool. Runner XPLA 3 - uporedna tabela XCR 3032 XL XCR 3064 XL XCR 3128 XL XCR 3256 XL XCR 3384 XL XCR 3512 XL Makroćelija 32 64 128 256 384 512 Upotrebljivih gejtova 750 1500 3000 6000 9000 12000 Registara 32 64 128 256 384 512 TPD (ns) 4. 5 5. 5 7. 0 f. SYSTEM (MHz) 213 192 175 154 135 ICCSB (μA) 17 17 17 18 18 18

Serija Cool. Runner XPLA 3 - arhitektura

Serija Cool. Runner XPLA 3 - logički blok o Svaki logički blok sadrži PLA (programabilna i AND i OR mreza, koja generiše kontrolne i clock uslove) i logičke ćelije. Ulazi PLA su direktno vezani za ZIA.

Serija Cool. Runner XPLA 3 - multiplekser funkcija promenljivih (Variable Function Muliplexer - VMF) o VFM povećava logičku optimizaciju implementiranjem nekih dvoulaznih logičkih funkcija pre ulaska u makroćeliju

Serija Cool. Runner XPLA 3 - makroćelija o Svaka od makroćelija može obezbediti kominacionu ili sekvencijalnu logiku. Makroćelije se prilagođavaju asinhronom presetu/resetu i "power-on" inicijalnom stanju.

Serija Cool. Runner XPLA 3 - I/O ćelija

Serija Cool. Runner-II o CPLD optimizovan za 1. 8 V sisteme n o Najbolji CPLD sa 0. 18 mikronskim CMOS-om n o n n n o o On-The-Fly rekonfiguracija (OTF) Opcionalni Schmitt trigger ulaz (po pinu) Višestruki I/O blokovi Nenadmašno upravljanje malom potrošnjom Data. GATE spoljašna kontrola signala Opcionalni Dual. EDGE trigerovani registri Fleksibilni clock modovi n o Višenaponski I/O rad (1. 5 V do 3. 3 V) Napredne sistemske karakteristike n o Najbrži CPLD sa malom potrošnjom Clock delitelj (÷ 2, 4, 6, 8, 10, 12, 14, 16) Cool. CLOCK Višestruki globalni clock-ovi sa faznom selekcijom (po makroćeliji) Višestruki globalni output enable Globalni set/reset PLA arhitektura n 100% PT rutabilnost kroz logičke blokove

Serija Cool. Runner-II - uporedna tabela XC 2 C 32 A XC 2 C 64 A XC 2 C 128 XC 2 C 256 XC 2 C 384 XC 2 C 512 Makroćelija 32 64 128 256 384 512 Max I/O 33 64 100 184 240 270 TPD (ns) 3. 8 4. 6 5. 7 7. 1 FSYSTEM (MHz) 323 263 244 256 217 179 ICC (μA) 0 MHz, 25°C (typ) 16 17 19 21 23 25 ICC(m. A) 50 MHz, 70°C (max) 2. 5 5 10 27 45 55

Serija Cool. Runner-II - arhitektura

Serija Cool. Runner-II - logički blok

Serija Cool. Runner-II - makroćelija

Xilinx o Za prezentaciju je korišćen materijal koji se može naći na http: //www. xilinx. com/ Goran Mišić, 12103