NOR SetReset Flipflop RS FF Reset Set Q

Ένα στοιχειο μνημης με πυλες NOR Set-Reset Flip-flop ή RS F-F Reset Set Q

To RS Flip-Flop με πυλες NOR R S 0 0 1 1 Qa κυκλωμα Qb S t 1 t 2 t 3 t 4 t 5 t 6 t 7 R Qa Qb 0 0/1 1/0 (no change) 1 0 1 0 Πινακας αληθειας 1 0 0 t 8 t 9 t 10 1 R 0 1 S Qa 0 1 ? 0 1 Qb 0 ? Διαγραμμα χρονισμου Χρονος

Χρονοι προετοιμασιας (setup time) και κρατηματος (Hold time) t su th Clk D Q Setup time Hold time

JK Flip-flop K Q CLK Q' J J CLK K Q Q' Q 0 0 1 1 JK 00 01 10 11 Q(t+1) 0 0 1 1 1 0

T Flip-Flop T Q CLK Q' T CLK Q Q' QT 0 0 0 1 1 Q(t+1) 0 1 1 0

Master-Slave D Flip-Flop Master D DQ Clock Clk Q Clock D Qm Q = Qs Qm Slave D Q Clk Q Qs Q Q D Q Q

01 Master D DQ Clock Clk Q 0 Qm Slave D Q Clk Q Qs Q Q

Master-Slave RS flip-flop S R CLK Q S CL Master Q' R Y Y' Q S Q CL Slave R Q' Q' J K M S Q Q'

Ακμο-πυροδοτητο D flip-flop Positive-edge-triggered D f-f (D=0) 0 1 P 3 0 P 1 2 1 0 1 5 Q 6 Q Clock 3 1 0 P 2 1 D 0 D 4 1 P 4 (a) Circuit Clock Q Q (b) Graphical symbol

Ακμο-πυροδοτητο D flip-flop Positive-edge-triggered D f-f (D=1) 1 1 P 3 1 P 1 2 10 0 1 5 Q 6 Q Clock 1 P 2 3 0 D D 1 4 0 P 4 (a) Circuit Clock Q Q (b) Graphical symbol

Συγκριση τριων τυπων D flip-flop D Clock D Q Clk Q D Q Q D Clock D Qa Qb Qc Qa Qa D f-f με ρολοϊ Qb Qb Positive-edge-triggered D f-f Q Qc Negative-edge-triggered D f-f

Master-slave D Flip-flop με Clear και Preset D Q Clock Q Clear Preset D Q Q Clear

Positive-edge-triggered D Flip-flop με Clear και Preset Q Preset Clock D Q D Clear Q Q Clear

To T flip-flop T D Q Q Clock T 0 1 Clock T Q Q(t+1) Q(t) Q'(t) T Q Q

To JK flip-flop J D K Clock J K Q ( t + 1) 0 0 1 1 0 1 Q (t) 0 1 Q (t ) J Q K Q Q Q

Χαρακτηριστικοι Πινακες Flip-flop • • • JK 00 01 10 11 Q(t+1) Q(t) 0 1 Q'(t) SR 00 01 10 1 1 Q(t+1) Q(t) 0 1 ? ? ? D Q(t+1) 0 0 1 1 T Q(t+1) 0 Q(t) 1 Q'(t)