0000 1100 0001 0011 0111 1001 0100 1010

扭环计数器： 0000 1100 最简单的实现： 0001 0011 0111 1001 0100 1010 0101 1011 1101 无效 状态 0110 Q D D 0 = Qn-1 如何得到自校正 的扭环计数器？ D CLK 4 Q D 1110 有效 状态 1111 Q CK Q FF 0 FF 1 FF 2 FF 3

自校正设计 Q 0 Q 1 Q 2 Q 3 1、确定有效的状态循环 2、对无效状态进行处理， 0000 使其进入有效循环。 D 0 Q 0 Q 1 00 01 Q 2 Q 3 1 d 00 1 5 11 10 1 1 01 0 0 d 0 1 d 11 0 0 d 10 1 d 1000 1110 0001 0011 0111 1001 0100 1010 1101 0010 0101 1011 0110 D 0 = Q 3’ + Q 2’·Q 1 最小成本 有 效 无 效

利用通用寄存器 74 x 194实现扭环计数器 +5 V 74 x 194 CLOCK RESET_L S 1 S 0接成左移形式 自校正改进： （法一） D 0 = Q 3’ + Q 2’·Q 1 8 CLK CLR S 1 S 0 LIN D C B A RIN QD QC QB QA Q 0 Q 1 Q 2 Q 3

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CLOCK +5 V CLK CLR LD ’ 163 ENP ENT A QA B QB C QC D QD RCO 并串转换 CLOCK 计 位 数 数 低 位 74 x 166 RESET_L CLK 并行数据 CLR LD ’ 163 ENP ENT 计 A QA 时 数 B QB 隙 高 C QC 数 D QD 位 RCO 15 D 7 D 6 D 5 D 4 D 3 D 2 D 1 D 0 CLKINH SH/LD CLR SER A B C D E F G H QH 到 目 标 SDATA SYNC

SYNC +5 V CLK CLR +5 V LD ’ 163 ENP ENT 位数 A QA B QB C QC D QD RCO CLOCK +5 V SDATA 16 CLK CLR SERA SERB QA QB QC QD QE QF 74 x 164 QG QH CLK CLR 串并转换 LD ’ 163 ENP ENT A QA B QB C QC D QD RCO CLK EN 74 x 377 1 D 1 Q 2 D 2 Q 3 D 3 Q 4 D 4 Q 5 D 5 Q 6 D 6 Q 7 D 7 Q 8 D 8 Q 并行 数据

用计数器和数据选择器构成序列信号发生器 例：产生一个 8位的序列信号 00010111 74 x 163 +5 V 20 CLK CLR LD ENP ENT A B C D 74 x 151 EN A B C QA QB QC QD RCO +5 V D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 Y Y 序列 信号 输出

用移位寄存器构成序列信号发生器 例：产生一个 8位的序列信号 00010111 Q 2 Q 1 Q 0 D 0 0 1 0 1 1 1 0 0 0 74 x 194 CLOCK RESET_L +5 V D = Q 2·Q 1’·Q 0 + Q 2’·Q 1 + Q 2’·Q 0’ 22 CLK CLR S 1 S 0 LIN D C B A RIN QD QC QB QA 组合逻辑 Q 0 Q 1 Q 2 Q 3