UNIVERSITE DE BRETAGNE SUD Reconfiguration dynamique faible cot
UNIVERSITE DE BRETAGNE - SUD Reconfiguration dynamique faible coût de systèmes électroniques connectés en réseau. GDR ADAPT, Fribourg le 14 février 2008 Pierre Bomel (UBS), Guy Gogniat (UBS), Jean-Philippe Diguet (CNRS) BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD PLAN Problématique et enjeu de la reconfiguration dynamique Etat de l’art en endo-reconfiguration « réseau » Contribution Résultats Perspectives et conclusion BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Reconfiguration de systèmes électroniques Logiciel Matériel Mise à jour de la base de programmes disponibles. (microprocesseurs) Mise a jour du contenu de circuits reconfigurables (FPGAs) Mémoire FLASH PROM … Disque dur Via un réseau Des systèmes de plus en plus génériques et complexes Problématique et enjeu BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Evolution de la reconfiguration des FPGA « du reset externe au SOPC » FLASH μproc Disque dur port Zone reconfigurable dynamiquement Migration du processeur dans le FPGA reset microprocesseur Réseau mémoire Assistance par un processeur mémoire Au reset Reconfiguration « naturelle » Problématique et enjeu BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Vocabulaire relatif à la reconfiguration Point de vue physique: « comment fait-on ? » Endo-reconfiguration Reconfiguration partielle via un mécanisme interne. Exo-reconfiguration Reconfiguration via un mécanisme externe. Point de vue fonctionnel: « qui décide ? » Reconfiguration « classique » Le FPGA est passif. La décision de reconfiguration est prise par un acteur externe. Auto-reconfiguration Le FPGA décide lui-même de sa reconfiguration. Problématique et enjeu BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD SOPC = System On Programmable Chip FPGA + microprocesseur embarqué Triscend E 5/A 7 Actel Altera Atmel Triscend Xilinx 8051 ARM 9 AVR 8051, ARM 7 PPC 405 8 bits RISC 32 bits RISC 8 bits, RISC 32 b RISC 32 bits AMBA Pro. Asic Core. Connect Excalibur FPSLIC E 5, A 7 Nios II Virtex 2 et 4 microblaze Marché spatial et Le processeur aéronautique des peut reconfigurer « anti-fuse » le FPGA Fin de la ligne Racheté (Xilinx) Reconfiguration dynamique et partielle Problématique et enjeu BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Excalibur: endo-reconfiguration totale Virtex: endo-reconfiguration partielle FPGA ARM 9 FLASH port Zone reconfigurable totalement FPGA PPC 405 ICAP SRAM Zone reconfigurable partiellement FLASH SRAM Problématique et enjeu BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Endo-reconfiguration partielle des Virtex. Quel intérêt ? Reuse = réutilisation du même FPGA pour plusieurs applications simultanées « 1 plate-forme pour n applications » Flexibilité = reconfiguration à grain variable - grain « fin » (LUT, mémoire, …) - grain « moyen » (zone arbitraire du FPGA) - grain « gros » (la totalité du FPGA) Sous-systèmes matériels de plus en plus dynamiques, voire adaptatifs - RTOS avec notion de tâches matérielles - Réactivité en environnements incertains Optimisations èRéduction de la surface de silicium FPGA èPlus petit, plus rapide, consomme moins, rayonne moins, etc, . . . Problématique et enjeu BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Quels inconvénients ? Des FPG As p et m lus pet its oins nom , plus r apid breu es x PLUS DE BISTREAMS = PLUS DE MEMOIRES ! nte ) a t s ons e (bit c en lum s e oir de vo m é n s m tatio e D en m aug Malgré le « reuse du FPGA » il y a une contradiction flagrante au niveau système. Elle est due aux mémoires de stockage des bitstreams. Encore plus de mm 2 de silicium ayant un faible taux de « reuse » Plus de consommation Plus de composants donc plus de surface PCB Fiabilité, MTBF moindres Problématique et enjeu BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD La viabilité de l’endo-reconfiguration partielle dépend de la nature du stockage des bitstreams et de la vitesse de leur chargement. Il faut une plate-forme ultra-légère « faible coût » . BRAM ICAP PPC 405 ou Blaze Interface réseau FPGA reconfigurable partiellement Ethernet Serveur de bistreams L’environnement est réduit au minimum. Les bitstreams proviennent d’un serveur distant, accessible via un réseau local (Ethernet) Problématique et enjeu BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD PLAN Problématique et enjeu de la reconfiguration dynamique Etat de l’art en endo-reconfiguration « réseau » Contribution Résultats Perspectives et conclusion BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Xilinx, circuits Virtex 2 pro et Virtex 4 VFX Port d’endo-reconfiguration ICAP (Internal Configuration Access Port) Accessible à tout processeur « hard core » coeur de PPC 405 « soft core » microblaze synthétisé Vitesse annoncée 100 Mo/s à 100 MHz, soit 8 Mb/s@MHz (100 Mo/s = 800 Mb/s = 8 Mb/s@MHz) IP EDK = OPB HWICAP (150 slices, 1 BRAM) Via le bus PLB, un pont, et le bus OPB Etat de l’art – ICAP BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD ICAP (max théorique) Claus 2007 Xilinx 2006 Lagger 2006 Williams 2004 - 300 Ko - 70 Ko - V 2, V 4, V 5 V 2 pro V 4 FX 12 V 2 Fréquence 100 MHz - 100 MHz 27 MHz 100 MHz Processeur - PPC 405 Micro. Blaze OS - ? XMK u. Clinux Pile de protocoles - ? lw. IP (Dunkel’s) Linux’s TCP/IP Linux’s UDP/IP Réseau - Ethernet 100 Mb/s Application Endo-reconf. Assistance à la conduite HTTP Crypto HTTP, FTP NFS + driver ICAP Performance (b/s@MHz) 8 M ? 40 K 17 K 32 K Taille des fichiers FPGA Etat de l’art – étude comparatif des travaux actuels BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Résumé ICAP Claus Xilinx Lagger Williams Vitesse bit/s@MHz 8 M ? 40 K 17 K 32 K Taille mémoire NA ? 64 M >x. M Les débits sont 2 ordres de grandeur inférieurs à celui de l’ICAP. La taille mémoire requise nécessite des mémoires externes au FPGA. - buffers des piles de protocoles 500 K – 1 M - noyau linux 1 -2 M - root file system 100 M Conclusion = nécessité d’une plate-forme plus efficace. Etat de l’art BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD PLAN Problématique et enjeu de la reconfiguration dynamique Etat de l’art en endo-reconfiguration « réseau » Contribution Résultats Perspectives et conclusion BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Endo-ronfiguration dynamique, partielle et « ultra-légère » BRAM ICAP PPC 405 ou Blaze FPGA reconfigurable partiellement Interface réseau Ethernet Serveur de bistreams Objectif = reconfiguration plus rapide, avec moins de mémoires Quelle architecture matérielle, quelle architecture logicielle ? Quelles interfaces ? Quels protocoles ? Quelles performances ? Contribution BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Architecture matérielle Le bitstream est « tiré » du réseau via le contrôleur Ethernet par le Power. PC. Les trames reçues sont interprétées par un protocole dédié et ensuite formatées et transmises à l’ICAP via les bus PLB et OPB. Contribution BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Architecture logicielle Le protocole de reconfiguration dynamique est une couche logicielle qui se situe immédiatement au dessus des drivers du contrôleur Ethernet et de l’ICAP. Il a pour but d’implanter un pipeline de données le plus efficace possible entre les deux périphériques en fonction des ressources mémoires disponibles. 3/ Une fois par burst de P trames, envoi d’un ACK 1/ Trame reçue Handler D’IT Protocole 2/ Recopie dans l’ICAP LXT 972 A ICAP Paradigme du producteur-consommateur avec buffer circulaire intermédiaire. Contribution BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Trames du protocole = trames Ethernet 802. 3 dst 6 src 6 ethertype 2 data 46 -1500 FCS 4 Format DIX (Dec, Intel, Xerox), Ether. Type = identification du protocole 0 x 0800 IP V 4 0 x 0806 ARP 0 x 809 B Apple. Talk … Format originel des trames Ethernet 802. 3 « à la Xerox » Si Ether. Type < 0 x 0600 alors il s’agit de la taille de la zone « data » C’est le format « Xerox » que nous utilisons pour notre protocole. BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Exemple de transmission d’un bitstream de 5000 octets N = nombre total de trames = 4 P = taille du demi buffer circulaire = 2 fpga server 46 N zéros FCS server fpga 46 P zéros FCS fpga server 1500 1 Data FCS fpga server 1500 2 Data FCS server fpga 46 ACK=0 zéros FCS fpga server 1500 3 Data FCS fpga server 506 4 Data FCS server fpga 46 ACK=0 zéros FCS BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Protocole « adaptatif » de reconfiguration dynamique partielle Mode maître optionnel Serveur De Bitstreams N = nombre de trames Les trames sont numérotées de 1 à N Plate-forme ultra légère P = taille du burst à ce moment là. P = ½ buffer Contribution BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Résultats – mesures en fonction de P et de la taille des bitstreams Hub 100 Mb/s serveur fpga Il faut très peu de mémoire (6 trames < 10 Ko) pour atteindre l’optimum. Résultats BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Résultats Auteurs Claus Xilinx Lagger Williams Débit bit/s@MHz 400 K ? 40 K 17 K 32 K Taille mémoire en octets 40 K ? 64 M >x. M 400 Kb/s@MHz >> 40 Kb/s@MHz 40 Ko: tout en BRAM, aucune mémoire externe. Débit « Ethernet » soutenu de 40 Mbit/s. Brevet BFF 08 P 0055 déposé le 1 er février Résultats BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Conclusion Quels matériels ? V 2 + PPC 405 100 MHz + ICAP Quels logiciels ? « sur mesure » Quelles interfaces ? Contrôleur Ethernet Intel LXT 972 A Quels protocoles « propriétaire » mais fondé sur du 802. 3 Quelles performances ? 40 Mbit/s, 50 Ko en 10 ms « soit dix à vingt fois plus rapides que les autres contributions » . Extensions (explorations, optimisations et usage de standards) Matériels Logiciels Interfaces Protocoles V 4, V 5, Micro. Blaze + DMA, ICAP/PLB Linux, u. Clinux, RTAI, XMK CAN, Wi. Fi, autres contrôleurs ETH TCP/IP, UDP/IP, lw. IP, nouveau standard ? Perspectives applicatives Robotique mobile Radio logicielle multistandard Transferts de bitstreams/données rapides Caméras plus « intelligentes » Conclusion et perspectives BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Perspectives = Projet multi-FPGA BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
UNIVERSITE DE BRETAGNE - SUD Merci de votre attention Références [1] « Using Partial Run-Time Reconfigurable Hardware to Accelerate Video Processing in Driver Assistance Systems » C. Claus, J. Zeppenfeld, F. Muller et W. Stechele DATE 2007 [2] « Web Server Design Using Micro. Blaze Soft processor » Xilinx, XAPP 433, octobre 2006 [3] « Self-reconfigurable Pervasive Platform For Cryptographic Application » A. Lagger, A. Upegui et E. Sanchez FPL 2006 [4] « Embedded Linux as a Platform for Dynamically self-reconfiguraing systems-on-chip » J. Williams et N. Bergmann ERSA 2004 BP 92116 - 56321 LORIENT CEDEX / Tél. 02 97 87 66 10 - Fax 02 97 87 66 12
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