TEMA 3 LGICA COMBINACIONAL Circuitos vlsi 4 curso

TEMA 3. LÓGICA COMBINACIONAL Circuitos vlsi (4º curso) circuitos vlsi Dr. José Fco. López Desp. 307, Pab. A lopez@iuma. ulpgc. es

Índice Introducción Revisión de los transistores MOS Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático • Curva de transferencia de tensión • Umbral de conmutación • Márgenes de ruido Características dinámicas del inversor CMOS • Retardo de propagación: análisis de primer orden • Retardo de propagación desde una perspectiva de diseño • Consumo de potencia Otras puertas combinacionales • Puertas NOR • Puertas NAND • Puertas XNOR

Índice Introducción Revisión de los transistores MOS Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático • Curva de transferencia de tensión • Umbral de conmutación • Márgenes de ruido Características dinámicas del inversor CMOS • Retardo de propagación: análisis de primer orden • Retardo de propagación desde una perspectiva de diseño • Consumo de potencia Otras puertas combinacionales Lógica relativa • Lógica pseudo-n. MOS • Lógica DCVSL

Índice Circuitos vlsi (4º curso) Lógica de transistor de paso • Transistor de paso diferencial • Puertas de transmisión Diseño CMOS dinámico • Lógica dominó • CMOS np Conclusiones

Introducción In Out Circuitos vlsi (4º curso) Circuito Lógico Combinacional In Out Circuito Lógico Combinacional Estado Circuitos combinacionales Circuitos secuenciales

Introducción El inversor es el núcleo de todos los diseños digitales. Comprendiendo su operación y propiedades, se simplifica el diseño de estructuras mucho más complejas, como puertas lógicas, sumadores, multiplicadores… Circuitos vlsi (4º curso) El análisis de los inversores puede ampliarse para explicar el comportamiento de puertas más complejas (NAND, NOR, XOR…) Nos vamos a centrar en una única implementación de puerta inversora: el inversor CMOS estático

Introducción Circuitos vlsi (4º curso) Pull-up: Hacer esta conexión cuando queramos F(A 1…An)=1 Pull-down: Hacer esta conexión cuando queramos F(A 1…An)=0

Revisión de los transistores MOS Circuitos vlsi (4º curso) Los modos de operación dependen de los valores de las tensiones: • Vgs=Vg-Vs • Vgd=Vg-Vd • Vds=Vd-Vs=Vgs-Vgd En un transistor existen tres modos de operación: • Corte • Lineal • Saturación Vgs < Vt Vds < Vdsat = Vgs-Vt Vds > Vdsat = Vgs-Vt

Circuitos vlsi (4º curso) Revisión de los transistores MOS (buen aislante, ox=3. 9 o) Substrato tipo p

Revisión de los transistores MOS O L P M JE Circuitos vlsi (4º curso) E

Revisión de los transistores MOS Circuitos vlsi (4º curso) Tecnología de 0, 6 m.

Revisión de los transistores MOS Para un p. MOS, todas las tensiones y corrientes son invertidas con respecto al n. MOS. Los transistores p. MOS dan menos corriente que los n. MOS, por eso deben ser más grandes (mayor W) para producir la misma corriente Circuitos vlsi (4º curso) El cociente entre las movilidades ( n/ p) está entre 2 -3 -1. 5 -1. 2 -0. 9 Vds Vgs=-0, 6 Vgs=-0, 9 -0. 6 -0. 3 0 0 -50 -100 Vgs=-1, 2 -150 Vgs=-1, 5 -200 Ids( A)

El inversor CMOS: comportamiento estático Circuitos vlsi (4º curso) Pull-up: Hacer esta conexión cuando Vin está cerca de 0 de forma que Vout=Vdd Pull-up: Hacer esta conexión cuando Vin está cerca de Vdd de forma que Vout=0 “ 0” cuando Vin esté cerca de 0 “ 1” cuando Vin esté cerca de Vdd þTiempos de propagación rápidos þ Baja disipación de potencia þ Layout compacto þ Inmunidad al ruido

Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático

El inversor CMOS: comportamiento estático VDD Circuitos vlsi (4º curso) V in V out CL þ Muy bajo consumo de potencia þ VOL=0 V, VOH=Vdd þ VTC muy abrupta þ Tensión umbral ajustable con las dimensiones

El inversor CMOS: comportamiento estático V DD Rp Circuitos vlsi (4º curso) “ 1” “ 0” V out CL Rn V in = 0 V in = V DD Tp. LH Rp. CL Tp. HL Rn. CL

El inversor CMOS: comportamiento estático Circuitos vlsi (4º curso) Resistencia equivalente (W/L=1) de un n. MOS y p. MOS en 0. 25 µm Para dispositivos de iguales dimensiones, el p. MOS tiene una resistencia unas 3 veces mayor que el n. MOS

Curva de transferencia de tensión El inversor CMOS: comportamiento estático Vamos a dibujar la característica de transferencia de un inversor es decir, Vout= f(Vin) Para ello, hacemos que el p. MOS sea más grande que el n. MOS para que de esta forma pasen por ambos la misma corriente -1. 5 -1. 2 -0. 9 Vds Vgs=-0, 6 Circuitos vlsi (4º curso) Vgs=-0, 9 -0. 6 -0. 3 0 0 -50 -100 Vgs=-1, 2 -150 Vgs=-1, 5 -200 Ids( A)

Curva de transferencia de tensión Circuitos vlsi (4º curso) El inversor CMOS: CMOS comportamiento estático

Curva de transferencia de tensión El inversor CMOS: comportamiento estático La naturaleza y la forma de la característica de transferencia de tensión de un inversor puede deducirse gráficamente superponiendo las características de corriente de los dispositivos n. MOS y p. MOS. Circuitos vlsi (4º curso) Dicha construcción gráfica se denomina “diagrama de línea de carga” Su construcción requiere transformar las curvas I-V de los dispositivos n. MOS y p. MOS a un mismo conjunto de coordenadas.

Curva de transferencia de tensión Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático VDD IDSp=-IDSn VGSn=Vin VGSp=Vin-VDD VDSn=Vout Vin=Vdd+VGSp VDSp=Vout-VDD IDn=-IDp V in V out Vout=Vdd+VDSp CL

Curva de transferencia de tensión Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático VDD IDSp=-IDSn VGSn=Vin VGSp=Vin-VDD VDSn=Vout Vin=Vdd+VGSp VDSp=Vout-VDD IDn=-IDp V in V out Vout=Vdd+VDSp CL IDp VGSp=-1 VGSp=-2. 5 V DSp

Curva de transferencia de tensión Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático VDD IDSp=-IDSn VGSn=Vin VGSp=Vin-VDD VDSn=Vout Vin=Vdd+VGSp VDSp=Vout-VDD IDn=-IDp V in V out Vout=Vdd+VDSp CL Vin=0 IDn Vin=1. 5 VDSp

Curva de transferencia de tensión Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático VDD IDSp=-IDSn VGSn=Vin VGSp=Vin-VDD VDSn=Vout Vin=Vdd+VGSp VDSp=Vout-VDD IDn=-IDp V in V out Vout=Vdd+VDSp CL IDn Vin=0 Vin=1. 5 Vout

Curva de transferencia de tensión El inversor CMOS: comportamiento estático IDn Circuitos vlsi (4º curso) PMOS Vin = 0 Vin = 2. 5 Vin = 0. 5 Vin = 2 Vin = 1. 5 Vin = 2. 5 NMOS Vin = 1. 5 Vin = 1 Vin = 0. 5 Vin = 0 Vout

Curva de transferencia de tensión El inversor CMOS: comportamiento estático n. MOS corte p. MOS lineal Circuitos vlsi (4º curso) n. MOS saturación p. MOS lineal n. MOS lineal p. MOS saturación n. MOS lineal p. MOS corte

Curva de transferencia de tensión El inversor CMOS: comportamiento estático V DD n. MOS corte p. MOS lineal n. MOS saturación p. MOS lineal Rp Circuitos vlsi (4º curso) V out n. MOS saturación p. MOS saturación n. MOS lineal p. MOS saturación CL n. MOS lineal p. MOS corte

Curva de transferencia de tensión El inversor CMOS: comportamiento estático V DD n. MOS corte p. MOS lineal n. MOS saturación p. MOS lineal Circuitos vlsi (4º curso) V out n. MOS saturación p. MOS saturación CL Rn n. MOS lineal p. MOS saturación n. MOS lineal p. MOS corte

Curva de transferencia de tensión Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático Region n. MOS p. MOS A B C D E Lineal Saturación Corte Saturación Lineal

Curva de transferencia de tensión Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático Region n. MOS p. MOS A B C D E Lineal Saturación Corte Saturación Lineal Electrónica digital

Curva de transferencia de tensión Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático Region n. MOS p. MOS A B C D E Lineal Saturación Corte Saturación Lineal Electrónica analógica

Umbral de conmutación El inversor CMOS: comportamiento estático n. MOS corte p. MOS lineal Circuitos vlsi (4º curso) n. MOS saturación p. MOS lineal n. MOS saturación p. MOS saturación VM=umbral de conmutación n. MOS lineal p. MOS saturación n. MOS lineal p. MOS corte

Umbral de conmutación El inversor CMOS: comportamiento estático Circuitos vlsi (4º curso) n. MOS corte p. MOS lineal VM=VDD/2 si IDP=IDN þ Márgenes de ruido similares þ Características simétricas þ Relación de aspecto aprox. 3 n. MOS saturación p. MOS lineal n. MOS saturación p. MOS saturación VM=umbral de conmutación n. MOS lineal p. MOS saturación n. MOS lineal p. MOS corte

Umbral de conmutación Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático

Margen de ruido El inversor CMOS: comportamiento estático Circuitos vlsi (4º curso) Característica de salida Rango lógico alto VDD VOH Rango lógico alto VIH Región Intermedia Rango lógico bajo Característica de entrada VIL Región Intermedia Rango lógico bajo VOL GND

Margen de ruido El inversor CMOS: comportamiento estático Circuitos vlsi (4º curso) Característica de salida Rango lógico alto Característica de entrada VDD VOH NMH VIH Región Intermedia VIL NML Rango lógico bajo VOL GND Rango lógico alto Región Intermedia Rango lógico bajo

Margen de ruido Circuitos vlsi (4º curso) El inversor CMOS: comportamiento estático Ejemplo: un margen de ruido de 0. 4 V es bueno en un proceso con una fuente de alimentación de 1. 8 V, pero malo si ésta es de 5 V.

Características dinámicas del inversor CMOS Como vimos anteriormente, el retardo de propagación del inversor CMOS está determinado por el tiempo necesario para cargar y descargar el condensador de carga CL a través de los transistores PMOS y CMOS respectivamente Circuitos vlsi (4º curso) Resulta crucial hacer que CL sea lo más pequeño posible para implementar circuitos CMOS de alta velocidad. policio Fuente n+ xd xd Ld Drenador W n+ Si. O 2 tox n+ L n+

Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND

Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND Capacitancia puerta-drenador, Cgd 12

Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND Capacitancias de difusión, Cdb 1, Cdb 2

Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND Capacitancias de las pistas, Cw

Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND Capacitancias de puerta de fan-out, Cg 3 y Cg 4

Características dinámicas del inversor CMOS VDD PMOS 1. 2 m =2 l Circuitos vlsi (4º curso) In Out Metal 1 Polysilicon NMOS GND

Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS

Retardo de propagación: análisis de primer orden Características dinámicas del inversor CMOS Tp=f(Req, CL) Circuitos vlsi (4º curso) Tp. HL=Ln(2)Reqn. CL=0. 69 Reqn. CL Tp. LH=Ln(2)Reqp. CL=0. 69 Reqp. CL Tp=(tp. HL+tp. LH)/2= 0. 69 CL(Reqn+Reqp)/2 ¿Cómo hacer para que los retardos de propagación de subida y bajada sean similares?

Retardo de propagación: análisis de primer orden Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) Tp. HL=Ln(2)Reqn. CL=0. 69 Reqn. CL Tp. LH=Ln(2)Reqp. CL=0. 69 Reqp. CL Resistencia equivalente (W/L=1) de un n. MOS y p. MOS en 0. 25 µm

Retardo de propagación: análisis de primer orden Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) Normalmente se elige una tensión de alimentación lo suficientemente alta como para que VDD>>Vtn+VDSATn/2. En estas condiciones:

Retardo de propagación: análisis de primer orden Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS

Retardo de propagación: análisis de primer orden Características dinámicas del inversor CMOS Técnicas de diseño: Reducir CL • Capacitancia interna de difusión, capacidad de interconexión, fan-out • Layout cuidadoso ayuda a reducir las dos primeras • Intentar mantener las áreas de difusión lo más pequeñas posible Circuitos vlsi (4º curso) Incrementar la relación W/L de los transistores • Es la herramienta más eficiente para optimizar prestaciones • Ojo!!!!. También se puede aumentar el área de difusión y por lo tanto CL. Incrementar VDD • A costa de aumentar el consumo de potencia • Debe evitarse aumentar VDD por encima de un determinado valor a partir del cual la mejora es mínima.

Retardo de propagación desde una perspectiva de diseño Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) A partir de las expresiones de retardo que hemos determinado, pueden deducirse algunas consideraciones y compromisos de diseño bastante interesantes: • Relación n. MOS-p. MOS • Determinación del tamaño de los inversores para obtener las mayores prestaciones • Determinación del tamaño de una cadena de inversores • Selección del número correcto de etapas de una cadena de inversores • Tiempo de subida-bajada de la señal de entrada • Retardo en presencia de pistas (largas) de interconexión Ver sección 5. 4. 3. de “Circuitos Integrados Digitales”, J. M. Rabaey

Retardo de propagación desde una perspectiva de diseño Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) A partir de las expresiones de retardo que hemos determinado, pueden deducirse algunas consideraciones y compromisos de diseño bastante interesantes: • Relación n. MOS-p. MOS • Determinación del tamaño de los inversores para obtener las mayores prestaciones • Determinación del tamaño de una cadena de inversores • Selección del número correcto de etapas de una cadena de inversores • Tiempo de subida-bajada de la señal de entrada • Retardo en presencia de pistas (largas) de interconexión

Retardo de propagación desde una perspectiva de diseño Características dinámicas del inversor CMOS Una relación de aspectos en torno a un valor de 3 produce una curva de transferencia simétrica e iguala los retardos de propagación tp. LH y tp. HL. Circuitos vlsi (4º curso) Esto no implica que esa relación sea también la que proporciona el menor retardo de propagación global. Si nuestra preocupación no son la simetría y los márgenes de ruido, resulta posible hacer que el inversor sea más rápido reduciendo la anchura del dispositivo p. MOS.

Retardo de propagación desde una perspectiva de diseño Características dinámicas del inversor CMOS • 2. 5 produce tp. HL=tp. LH • 2 produce tp mínimo Circuitos vlsi (4º curso) tp. HL tp con • Si Cw<<<

Consumo de potencia Características dinámicas del inversor CMOS Circuitos vlsi (4º curso) Las puertas estáticas CMOS son muy eficientes a nivel de consumos de potencia porque no disipan prácticamente potencia mientras no están operando. Durante mucho tiempo en la historia del diseño CMOS, la potencia era una consideración de segundo orden frente a velocidad y área. Conforme el número de transistores integrados en un chip, y las frecuencias de funcionamiento han ido aumentando, el consumo se ha convertido en una característica clave en el diseño de circuitos integrados digitales. Algunas definiciones: Potencia instantánea Energía consumida durante el intervalo T Potencia media sobre el intervalo T

Consumo de potencia Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS La disipación de potencia en circuitos CMOS se debe a dos componentes: • Disipación estática: debida principalmente a las corrientes sub-umbrales de los transistores y a las corrientes de puerta. Este consumo de hace más evidente con la aparición de los nuevos procesos tecnológicos. • Disipación dinámica: debida a la carga y descarga de las capacidades de carga y a las corrientes de camino directo en el instante en que ambos transistores están en conducción (10% del consumo total del circuito). El primero de ellos viene expresado por: donde representa el factor de actividad sobre la señal de reloj. ¿Cómo reducir el consumo de potencia?

Consumo de potencia Circuitos vlsi (4º curso) Características dinámicas del inversor CMOS

Otras puertas combinacionales La lógica CMOS es inversora pull-up Circuitos vlsi (4º curso) p. MOS n. MOS pull-down Pull-up: Hacer esta conexión cuando queramos F(A 1…An)=1 Pull-down: Hacer esta conexión cuando queramos F(A 1…An)=0

Otras puertas combinacionales Circuitos vlsi (4º curso) ¿Qué significa lógica complementaria? Que el pull-up está ON cuando el pull-down está OFF y viceversa. La C de CMOS viene de “complementaria” Pull-up Pull-down F(A 1, A 2…An) ON OFF “ 1” OFF ON “ 0” ON ON X OFF Sin conexión

Otras puertas combinacionales Circuitos vlsi (4º curso) ¿Qué significa lógica complementaria? Que el pull-up está ON cuando el pull-down está OFF y viceversa. La C de CMOS viene de “complementaria” Pull-up Pull-down F(A 1, A 2…An) ON OFF “ 1” OFF ON “ 0” ON ON X OFF Sin conexión • Cuando la salida está desconectada, “recuerda” el estado anterior al menos durante cierto tiempo, el cual está almacenado en la capacidad de la salida. • Las corrientes de fuga son las culpables de que este valor almacenado se pierda con el tiempo (por eso las DRAM tiene que refrescarse cada cierto tiempo) • La “no conexión” también puede utilizarse para crear nodos de alta impedancia

Otras puertas combinacionales Circuitos vlsi (4º curso) Pull-down Etapa n. MOS Conduce cuando VGS es alto Pull-up Etapa p. MOS Conduce cuando VGS es bajo

Otras puertas combinacionales Circuitos vlsi (4º curso) Pull-down Etapa n. MOS Conduce cuando A es alto y B es alto A B Pull-up Etapa p. MOS Conduce cuando A es bajo o B es bajo A+B=A B

Otras puertas combinacionales Circuitos vlsi (4º curso) Pull-down Etapa n. MOS Conduce cuando A es alto o B es alto A+B Pull-up Etapa p. MOS Conduce cuando A es bajo y B es bajo A B=A+B

Circuitos vlsi (4º curso) Otras puertas combinacionales a t r e u p : o l 2 p e m Dd e j E AN s a d N tra en

Otras puertas combinacionales F=A B A Circuitos vlsi (4º curso) B 0 1 1 1 1 0 Paso 1: Desarrollar el bloque tipo N

Otras puertas combinacionales F=A B A Circuitos vlsi (4º curso) B 0 1 1 1 1 0 Paso 2: Desarrollar el bloque tipo P

Otras puertas combinacionales F=A B A Circuitos vlsi (4º curso) B 0 1 1 1 1 0 Paso 3: Unir bloque N y bloque P

Circuitos vlsi (4º curso) Otras puertas combinacionales

Otras puertas combinacionales Circuitos vlsi (4º curso) Algunas condiciones de diseño • Ambas puertas lógicas pueden extenderse a más entradas (mayor fan-in) pero no debemos pasar de un fan-in mayor a 4 • Las puertas NAND son mucho más eficientes que las NOR Puerta NOR pseudo-n. MOS Se utilizan para construir puertas NOR de alto fan-in a costa de un mayor aumento en el consumo de potencia

Otras puertas combinacionales Circuitos vlsi (4º curso) Metodología en el diseño de puertas CMOS 1. Dibujar la red pull-down que realice la función deseada, por ejemplo, F=A·(B+C)

Otras puertas combinacionales Circuitos vlsi (4º curso) Metodología en el diseño de puertas CMOS 2. Reemplazar los transistores n. MOS por transistores p. MOS, las conexiones serie por conexiones paralelo y las conexiones paralelo por conexiones serie.

Otras puertas combinacionales Circuitos vlsi (4º curso) Metodología en el diseño de puertas CMOS 3. Combinar la red pull-up formada por transistores p. MOS con la red pull-down formada por transistores n. MOS

Otras puertas combinacionales lo p m je e ro Circuitos vlsi (4º curso) Ot

Otras puertas combinacionales Circuitos vlsi (4º curso) F=A·B+C·D

Otras puertas combinacionales Circuitos vlsi (4º curso) lo p jem O e o tr s á m

Otras puertas combinacionales Circuitos vlsi (4º curso) F=A·(B+C)

Otras puertas combinacionales o i c i rc Circuitos vlsi (4º curso) Eje

Otras puertas combinacionales Circuitos vlsi (4º curso) Averiguar qué función se realiza con el siguiente layout

Otras puertas combinacionales El layout simbólico facilita la tarea de diseño de circuitos sencillos y tiene como propiedades más importantes: • el no contener dimensiones • el representar posiciones relativas de los transistores • la facilidad para, a partir de los mismos, generar layouts de forma automática Circuitos vlsi (4º curso) VDD Out In GND Inversor A B NAND-2

Circuitos vlsi (4º curso) Otras puertas combinacionales : o l p m Eje A+B) C (

Otras puertas combinacionales A C B A B C Circuitos vlsi (4º curso) VDD X X GND F=C (A+B)

Circuitos vlsi (4º curso) Otras puertas combinacionales Algunas de las propiedades estáticas de las puertas CMOS complementarias son: • Heredan todas las propiedades del inversor CMOS básico • Presentan una excursión lógica de rail a rail • No presentan disipación de potencia estática • La característica de transferencia de tensión continua y los márgenes de ruido es más complicado ya que dependen de los patrones de entrada de datos aplicados a la puerta • El retardo de propagación también depende de los patrones de entrada

Otras puertas combinacionales Al igual que en el caso del inversor, cada transistor se modela como una resistencia en serie con un interruptor ideal. La resistencia depende del valor de VDD y de la relación anchura-longitud del ttor. Rp Circuitos vlsi (4º curso) A Rp B Rn CL B Rn Cint A En una primera aproximación ignoramos el efecto de la capacitancia interna, Cint

Otras puertas combinacionales Podemos encontrarnos con dos escenarios que dan como resultado una transición L H en la salida: • Ambas entradas a nivel bajo. Rp Circuitos vlsi (4º curso) A Rp • Sólo una entrada a nivel bajo. B Rn tp. LH=0. 69 Rp CL CL A • Si las dos entradas están a nivel alto. tp. HL=0. 69 (2 Rn) CL B Rn tp. LH=0. 69 (Rp/2) CL Cint Conclusión: Para que la NAND tenga el mismo tp. HL que el inversor, los dispositivos n. MOS deberán ser el doble de anchos, de forma que la Req sea la misma que para el caso del inversor. Los dispositivos p. MOS pueden quedarse con las mismas dimensiones.

Otras puertas combinacionales El retardo no sólo depende de la estructura de la puerta lógica, sino también de los patrones de entrada: A=B=1 0 Voltage [V] Circuitos vlsi (4º curso) A=1, B=1 0 A=1 0, B=1 time [ps]

Otras puertas combinacionales A=B=1 0 Circuitos vlsi (4º curso) A=1, B=1 0 A=1 0, B=1 time [ps] Input Data Pattern Delay (psec) A=B=0 1 67 A=1, B=0 1 64 A= 0 1, B=1 61 A=B=1 0 45 A=1, B=1 0 80 A= 1 0, B=1 81 NMOS = 0. 5 m/0. 25 m PMOS = 0. 75 m/0. 25 m CL = 100 f. F

Otras puertas combinacionales Para el caso de una NOR el estudio es similar al de la NAND: • Ambas entradas a nivel alto tp. HL=0. 69 (Rn/2) CL Rp • El pero caso de tp. HL sería cuando sólo una entrada estuviera a nivel alto: Circuitos vlsi (4º curso) B Rp Cint A tp. HL=0. 69 Rn CL • Si las dos entradas están a nivel bajo: tp. LH=0. 69 (2 Rn) CL Rn Rn A B CL Conclusión: Para que la NOR tenga el mismo tp. LH que el inversor, los dispositivos p. MOS deberán ser el doble de anchos, de forma que la Req sea la misma que para el caso del inversor. Los dispositivos n. MOS pueden quedarse con las mismas dimensiones.

Otras puertas combinacionales Para el caso de una NOR el estudio es similar al de la NAND: • Ambas entradas a nivel alto tp. HL=0. 69 (Rn/2) CL Rp • El peor caso de tp. HL sería cuando sólo una entrada estuviera a nivel alto: Circuitos vlsi (4º curso) B Rp Cint A tp. HL=0. 69 Rn CL • Si las dos entradas están a nivel bajo: tp. LH=0. 69 (2 Rn) CL Rn Rn A B CL Conclusión 2: Dado que los dispositivos p. MOS tienen una movilidad menor que los dispositivos n. MOS, debe evitarse siempre que sea posible conectar p. MOS en serie. Es preferible utilizar NAND que utilizar NOR.

Otras puertas combinacionales o i c i rc Circuitos vlsi (4º curso) Eje

Otras puertas combinacionales Circuitos vlsi (4º curso) Determinar los tamaños de los transistores de la siguiente puerta lógica para que tengan aproximadamente los mismos valores de tp. LH y tp. HL que un inversor con n. MOS=0. 5µm/0. 25µm y p. MOS=1. 5µm/0. 25µm OUT = D + A • (B + C)

Otras puertas combinacionales Circuitos vlsi (4º curso) A B 8 6 C 8 6 4 3 D 4 6 OUT = D + A • (B + C) A D 2 1 B 2 C 2

Otras puertas combinacionales lo p jem Circuitos vlsi (4º curso) E

Otras puertas combinacionales A C Circuitos vlsi (4º curso) B A B C C A B X = C • (A + B)

Circuitos vlsi (4º curso) Otras puertas combinacionales A C B D C D A B X = (A+B) • (C+D) A B C D

Otras puertas combinacionales En puertas lógicas más complejas, con un alto fan-in, las capacitancias de los nodos internos pueden llegar a ser significativas. A B C D Circuitos vlsi (4º curso) A CL B C 3 • El retardo de propagación tp. HL vendría dado por: C C 2 D tp. HL=0. 69·(R 1·C 1+(R 1+R 2)·C 2 +(R 1+R 2+R 3)·C 3+ +(R 1+R 2+R 3+R 4)·CL) C 1 • La resistencia R 1 aparece en todos los términos, lo que hace que este dispositivo sea especialmente importante cuando queramos minimizar retardos.

Otras puertas combinacionales En puertas lógicas más complejas, con un alto fan-in, las capacitancias de los nodos internos pueden llegar a ser significativas. A B C D Circuitos vlsi (4º curso) A CL B C 3 C C 2 D C 1 • Suponiendo que todos los dispositivos n. MOS tienen el mismo tamaño, el retardo tp. HL será: tp. HL=0. 69·RN(C 1+2·C 2+3·C 3+4·CL)

Circuitos vlsi (4º curso) tp (psec) Otras puertas combinacionales tp. HL tp tp. LH fan-in • El número de transistores necesarios para implementar una puerta con fan-in N es igual a 2 N • El retardo de propagación de una puerta CMOS complementaria se deteriora rápidamente con el fan-in • Las puertas con fan-in mayor o igual a 4 son muy lentas y deben evitarse

Otras puertas combinacionales tp. NAND 2 tp. INV tp (psec) Circuitos vlsi (4º curso) tp. NOR 2 eff. fan-out

Otras puertas combinacionales Circuitos vlsi (4º curso) Algunas técnicas de diseño para fan-in grande: • Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior. • Aumento progresivo del tamaño de los transistores In. N MN In 3 M 3 C 3 In 2 M 2 C 2 In 1 M 1 CL M 1>M 2>M 3>…>MN

Circuitos vlsi (4º curso) Otras puertas combinacionales Algunas técnicas de diseño para fan-in grande: • Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior. • Aumento progresivo del tamaño de los transistores • Reordenación de las entradas Camino crítico In 3 1 M 3 cargado CL In 2 1 M 2 C 2 cargado In 1 M 1 0 1 C 1 cargado 0 1 In 1 M 3 CLcargado In 2 1 M 2 C 2 descargado In 3 1 M 1 C 1 descargado

Circuitos vlsi (4º curso) Otras puertas combinacionales Algunas técnicas de diseño para fan-in grande: • Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior. • Aumento progresivo del tamaño de los transistores • Reordenación de las entradas • Reestructuración lógica

Otras puertas combinacionales o i c i rc Circuitos vlsi (4º curso) Eje

Otras puertas combinacionales Puertas OR y AND A 0 1 0 0 1 1 Circuitos vlsi (4º curso) B A 0 1 1 0 0 0 1 1 0 1 B Puertas XOR y XNOR A B 0 1 0 0 1 1 A 0 1 1 0 0 1 B

Lógica relativa La lógica relativa es un intento de reducir el número de transistores necesarios para implementar una determinada función lógica. Circuitos vlsi (4º curso) Desventajas: menor robustez y mayor disipación de potencia En la lógica relativa, el pull-up se reemplaza por un único dispositivo de carga no condicional, que lleva la salida a un nivel alto. VDD carga Carga p. MOS out in 1 in 2 in 3 Pull-down Pseudo-n. MOS

Lógica pseudo-n. MOS Lógica relativa VOH es VDD, ya que los dispositivos de pull-down no conducen cuando la salida pasa a nivel alto. Sin embargo, la tensión nominal de salida para el nivel bajo no es 0, ya que existe un “conflicto” entre los dispositivos de PDN y el dispositivo de carga p. MOS conectado a tierra. Esto da lugar a márgenes de ruido reducidos y a disipación de potencia estática. Circuitos vlsi (4º curso) VDD Carga p. MOS out in 1 in 2 in 3 Pull-down Pseudo-n. MOS

Lógica pseudo-n. MOS Lógica relativa 3. 0 2. 5 W/Lp = 4 Vout [V] Circuitos vlsi (4º curso) 2. 0 Inversor (W/L)n. MOS=0. 5/0. 25 1. 5 W/Lp = 2 1. 0 0. 5 W/Lp = 1 W/Lp = 0. 25 0. 0 0. 5 1. 0 1. 5 2. 0 2. 5 Vin [V]

Lógica pseudo-n. MOS Circuitos vlsi (4º curso) Lógica relativa Pseudo-n. MOS NAND

Lógica DCVSL Lógica relativa Circuitos vlsi (4º curso) Es posible el uso de cargas mejores, que permitan eliminar las corrientes estáticas que se producen cuando las entradas están a nivel alto y que proporcionen una excursión lógica de raíl a raíl. Se basan en lógica diferencial + realimentación positiva. Asegura que el dispositivo de carga se ponga al corte cuando no sea necesario Se basa en que se proporciona cada entrada en formato complementario, generando a su vez salidas complementarias

Lógica DCVSL Lógica relativa VDD M 1 VDD M 2 Circuitos vlsi (4º curso) Out A A B B Out PDN 1 PDN 2 VSS Si PDN 1 conduce, PDN 2 no conduce DCVSL: Differential Cascode Voltage Switch Logic Lógica de Conmutación de Tensión Diferencial en Cascodo

Lógica DCVSL Circuitos vlsi (4º curso) Lógica relativa XOR-XNOR en DCVSL

Lógica DCVSL Lógica relativa 1. 5/0. 25 Circuitos vlsi (4º curso) A AB AB 1. 5 1/0. 25 A B Volt. AB 2. 5 0. 5/0. 25 B 0. 5 AB A, B 1/0. 25 -0. 5 0 XOR-XNOR en DCVSL 0. 2 0. 4 0. 6 Time [ns] 0. 8

Lógica de transistor de paso Circuitos vlsi (4º curso) Se trata de una alternativa ampliamente utilizada y muy popular en tecnología CMOS complementaria. Reduce el número de transistores necesarios para implementar circuitos lógicos, permitiendo que las entradas principales exciten tanto a los terminales de puerta como a los terminales fuente y drenador. Función AND

Lógica de transistor de paso Desafortunadamente, un dispositivo n. MOS es efectivo dejando pasar un 0, pero no lo es poniendo un nodo a VDD. La salida sólo se carga a VDD-VTn. 3. 0 Voltage [V] Circuitos vlsi (4º curso) In Out 2. 0 x 1. 0 0 0. 5 1 Time [ns] 1. 5 2

Transistor de paso diferencial Lógica de transistor de paso Circuitos vlsi (4º curso) En el diseño de altas prestaciones se emplea habitualmente una familia lógica de transistores de paso diferencial denominada CPL o DPL. La idea básica consiste en aceptar entradas verdaderas y complementarias y generar salidas verdaderas y complementarias. • Dado que los circuitos son diferenciales, las salidas y entradas de datos complementarias siempre están disponibles. Algunas puertas complejas (puertas XOR, sumadores…) pueden implementarse de forma eficiente con un pequeño número de transistores. • CPL es una puerta estática, ya que los nodos que definen la salida siempre están conectados a VDD o a GND a través de un camino de baja resistencia. • El diseño es muy modular y todas las puertas utilizan exactamente la misma topología, sólo conmutan las entradas.

Transistor de paso diferencial Circuitos vlsi (4º curso) Lógica de transistor de paso A A’ B B’ red de transistor de paso F A A’ B B’ red de transistor de paso inversa F’

Puerta de transmisión Lógica de transistor de paso La solución más ampliamente utilizada para resolver los problemas de caída de tensión consiste en el uso de puertas de transmisión. Esta técnica se basa en las propiedades complementarias de los transistores n. MOS y p. MOS. • Los dispositivos n. MOS dejan pasar bien un 0 pero no tan bien un 1 • Los dispositivos p. MOS dejan pasar bien un 1 pero no tan bien un 0 Circuitos vlsi (4º curso) C A C B A B C C Si C=1, A=B Si C=0, hay un circuito abierto entre A y B

Puerta de transmisión Circuitos vlsi (4º curso) Lógica de transistor de paso : o l p 2: 1 m Eje exor l p i lt u M

Puerta de transmisión Lógica de transistor de paso Circuitos vlsi (4º curso) Multiplexor con TG F=(A S+B S) Si S=1 F=A Si S=0 F=B

Puerta de transmisión Lógica de transistor de paso Circuitos vlsi (4º curso) Multiplexor con TG F=(A S+B S) Si S=1 F=A Si S=0 F=B S S VDD GND In 1 In 2

Puerta de transmisión Circuitos vlsi (4º curso) Lógica de transistor de paso : o l p R m Eje a XO t r e Pu

Puerta de transmisión Lógica de transistor de paso Si B=1, M 1/M 2 se comporta como un inversor y F=B A B Si B=0, M 1/M 2 no conducen y la TG sí lo hace, así que F=B A B Circuitos vlsi (4º curso) M 2 A A F M 1 B B M 3/M 4

Diseño CMOS dinámico La lógica dinámica proporciona unos resultados similares a la pseudon. MOS a la vez que evita el consumo de potencia estática. Se basa en el almacenamiento de carga en un determinado nodo del circuito. Circuitos vlsi (4º curso) Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj. Clk Mp Out In 1 In 2 CL PDN In 3 Clk Me Precarga: CLK=0 Evaluación: CLK=1

Diseño CMOS dinámico La lógica dinámica proporciona unos resultados similares a la pseudon. MOS a la vez que evita el consumo de potencia estática. Se basa en el almacenamiento de carga en un determinado nodo del circuito. Circuitos vlsi (4º curso) Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj. Clk In 1 In 2 Mp. ON Out CL PDN In 3 Clk 1 OFF Me Precarga: CLK=0 Evaluación: CLK=1

Diseño CMOS dinámico La lógica dinámica proporciona unos resultados similares a la pseudon. MOS a la vez que evita el consumo de potencia estática. Se basa en el almacenamiento de carga en un determinado nodo del circuito. Circuitos vlsi (4º curso) Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj. Clk In 1 In 2 In 3 Clk Mp. OFF ? PDN ON Me 1 o 0 Out CL Precarga: CLK=0 Evaluación: CLK=1

Diseño CMOS dinámico lo p jem Circuitos vlsi (4º curso) E

Diseño CMOS dinámico Clk off Mp on 1 Out ((AB)+C) PRECARGA (clk=0) C EVALUACIÓN (clk=1) Circuitos vlsi (4º curso) A B Clk off Me on F=((AB)+C)

Circuitos vlsi (4º curso) Diseño CMOS dinámico Propiedades de lógica dinámica: • La función lógica se implementa en la red de pull-down con n. MOS y sigue las directrices de la tecnología CMOS estática • El número de transistores es sustancialmente menor (N+2) que para el caso de lógica estática (2 N) • Se trata de una lógica no relativa • Sólo consume potencia dinámica • Tiene velocidades de conmutación más altas que para lógica estática • La excursión lógica es de rail a raíl • Tiene peor margen de ruido que la lógica estática • Es posible construir la puerta dual

Diseño CMOS dinámico Desventajas de la lógica dinámica: • Fugas de corriente • Necesidad de señales complementarias • Necesidad de señal de reloj (consumo de potencia) • No se pueden conectar directamente en cascada puertas dinámicas V y se pierde margen de ruido Circuitos vlsi (4º curso) Clk Mp Out 1 Me Clk Out 2 In In Clk Me Out 1 VTn V Out 2 t

Diseño CMOS dinámico Clk Mp Out 1 In Circuitos vlsi (4º curso) Clk Me Out 2 Se garantiza el funcionamiento correcto siempre que las entradas sólo puedan realizar una única transición 0 1 durante el periodo de evaluación: hay dos posibles soluciones circuitales El problema surge porque las salidas de cada puerta, y por tanto las entradas de las etapas siguientes, se precargan a 1. Esto puede dar lugar a una descarga accidental al principio de la etapa de evaluación. Solución: poner todas las entradas a cero durante la precarga, de forma que no se produzca ninguna descarga accidental de los condensadores de almacenamiento durante el periodo de evaluación.

Lógica dominó Diseño CMOS dinámico Circuitos vlsi (4º curso) Durante la precarga, la salida de la puerta dinámica se coloca a 1 y la entrada a la siguiente puerta a 0. Durante la evaluación, la puerta dinámica se descarga condicionalmente y la salida del inversor realiza la transición 0 1 condicional. Si se supone que todas las entradas de una puerta dominó son salidas de otra puerta dominó, estará garantizado que todas las entradas se pongan a cero al final de la precarga y que las únicas transiciones en la evaluación sean 0 1 Clk In 1 In 2 In 3 Clk Mp PDN Me Out 1 Clk In 4 In 5 Clk Mp PDN Me Out 2

Circuitos vlsi (4º curso) Diseño CMOS dinámico Lógica dominó La lógica CMOS sólo permite implementar lógica no inversora. Aunque hay formas de resolver esto, complicando el diseño, se trata de una restricción importante y es raro, como consecuencia, que se utilice un diseño dominó puro. Dado que las entradas a una puerta de tipo dominó están a nivel bajo durante la precarga, resulta tentador eliminar el transistor de evaluación, ya que esto reduce la carga de la señal de reloj. Sin embargo, esto puede producir un aumento de la disipación de potencia si el pull-down está en conducción, además de ampliar el ciclo de precarga.

CMOS np Diseño CMOS dinámico Circuitos vlsi (4º curso) CMOS np proporciona un método alternativo a la conexión en cascada de lógica dinámica utilizando dos versiones de lógica dinámica (árbol de tipo n y árbol de tipo p), evitando introducir el inversor de la lógica dominó. Se soluciona el problema de la conexión en cascada de la lógica dominó. Clk In 1 In 2 In 3 Clk Mp Out 1 n. MOS PDN Me Clk Me p. MOS In 4 In 5 Clk PUN Mp Out 2 (a PDN)

Conclusiones Cada uno de los estilos de circuito tiene sus ventajas e inconvenientes. El estilo que se seleccione dependerá de los requisitos que solicitemos. Lógica estática: • Robusta en presencia de ruido • Fácil de implementar • Puertas complejas para alto fan-in (2 N) Circuitos vlsi (4º curso) Lógica pseudo-dinámica: • Menor número de transistores (N+1) • Menor margen de ruido • Mayor rapidez y sencillez • Mayor consumo de potencia Lógica transistor de paso: • Atractiva para ciertas funciones lógicas (multiplexores, XOR…) Lógica dinámica: • Fácil realización de puertas complejas y rápidas • Problemas con las fugas de corriente