ROD XilinxGUI Xilinx ISEIntegrated Software Environment FPGACPLD Xilinx

新ROD開発環境 Xilinxが提供する開発ツール。GUI環境下で構築、設定。 Xilinx ISE(Integrated Software Environment) FPGAおよびCPLDデバイスを設計するための総合デザイン開発環境 Xilinx EDK(Embedded Development Kit) 組み込み機器開発環境 VHDL, Verilogで記述 13/09/2010 日本物理学会 C, C++で記述 13 p. SL-12 11

内部ロジック(PT 6) PLB FPGA XC 6 LX 150 T Interrupt Controller Glink mezzanine controller Block RAM FIFO memory Micro Blaze … System Timer FIFO memory FSL Rocket IO GTP controller Ethernet controller SDRAMやFlash Memory Controller 13/09/2010 日本物理学会 GPIO LEDなど 13 p. SL-12 12

内部ロジック(SSW emu) FPGA XC 3 S 400 PLB 1 PLB 0 Block RAM Micro Blaze 1 Block RAM Share Block RAM Micro Blaze 0 GPIO FIFO memory … Glink FIFO memory 13/09/2010 日本物理学会 13 p. SL-12 14

内部ロジック(SSW emu) FPGA XC 3 S 400 Block RAM Micro Blaze 1 PLB 0 Block RAM SLBのデータを担当 （SSWに送られてくるデータ） Share Block RAM Micro Blaze 0 GPIO FIFO memory … Glink FIFO memory 13/09/2010 日本物理学会 13 p. SL-12 15

内部ロジック(SSW emu) FPGA XC 3 S 400 PLB 1 PLB 0 Block RAM Micro Blaze 1 Block RAM Share Block RAM Micro Blaze 0 共有のメモリに格納 GPIO FIFO memory … Glink FIFO memory 13/09/2010 日本物理学会 13 p. SL-12 16

内部ロジック(SSW emu) FPGA XC 3 S 400 PLB 1 PLB 0 Block RAM Micro Blaze 1 Block RAM Share Block RAM Micro Blaze 0 SSWの処理の部分 GPIO FIFO memory … Glink FIFO memory 13/09/2010 日本物理学会 13 p. SL-12 17

PT 5 現在使われている汎用FPGAモジュール FPGA XC 3 SLX 400 FGG 320 CPLD XC 2 C 256 PQ 208 DPM 13/09/2010 Mezzanine 日本物理学会 13 p. SL-12 18

SSW エミュレータ FPGA XC 3 S 400 SSW EMU Glink FPGAXC 3 S 400 Glink VME経由で 13/09/2010 日本物理学会 13 p. SL-12 19

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32*2+32*2*18 = 1280 bit = 160 byte