Projeto de Testabilidade Automatic Test Pattern Generation Guido

Projeto de Testabilidade Automatic Test Pattern Generation Guido Araujo Outubro 2005 The Brazil-IP Network

Resumo • Introdução à teste • Modelos de falha • Equivalência e colapso de falhas • Algoritmos para ATPG • Teste funcional • ATPG sequencial • Teste de memórias The Brazil-IP Network

Projeto, Fabricação e Comercialização de CIs PROJETO FABRICAÇÃO TESTE MERCADO FAB 1 DH 99% erros !! FAB 2 1% erros The Brazil-IP Network Erro: volta !! !! Permite negociar preço e prazo !!

Testabilidade Como garantir que todos os milhões de fios e transistores deste die estão corretos ? The Brazil-IP Network

Aspectos Econômicos • Custo do teste – Geração e aplicação • As alternativas: – – US$ 0. 3 US$ 3. 0 US$ 300. 0 The Brazil-IP Network para detectar o defeito no chip para detectar o defeito na placa para detectar o defeito no sistema para detectar o defeito no campo

Aspectos Econômicos (cont. ) • Cálculo do custo – Defect-Level (DL): % de componentes entregues com defeito – Yield (Y): rendimento do processo de manufatura – Fração testada (T): % de possíveis defeitos que foram testados DL = 1 – Y (1 -T) Cost (US$) T = 1 – log (1 – DL) / log Y Exemplo: DL = 2%, Y = 10% T = 0. 9912 Desirable DL = 10 / 106 ou 0. 001% Na indústria: DL = 200 / 106 The Brazil-IP Network T (%)

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Modelos de Falha • • • Stuck-at Stuck-open Stuck-on Bridging Gate delay Path delay The Brazil-IP Network

Modelos de Falha (cont. ) • Stuck-at (s-at) – Modela muito bem curtos e aberturas de fios – Pode ser aplicado tanto a nível de porta como em circuitos CMOS 1 está s-a-0 x 1 x 2 0 X G 1 1 G 3 2 4 5 x 3 3 G 2 The Brazil-IP Network 6

Modelos de Falha (cont. ) • Stuck-at (s-at) – Modela muito bem curtos e aberturas de fios – Pode ser aplicado tanto a nível de porta como em circuitos CMOS 1 está s-a-0 Vetor de teste { 1 x 2 0 X G 1 1 G 3 2 4 5 x 3 3 G 2 The Brazil-IP Network 6

Modelos de Falha (cont. ) • Stuck-at (s-at) – Modela muito bem curtos e aberturas de fios – Pode ser aplicado tanto a nível de porta como em circuitos CMOS 1 está s-a-0 Vetor de teste { 1 x 1 0 x 2 0 X G 1 D 1 G 3 2 4 5 x 3 3 G 2 The Brazil-IP Network 6

Modelos de Falha (cont. ) • Stuck-at (s-at) – Modela muito bem curtos e aberturas de fios – Pode ser aplicado tanto a nível de porta como em circuitos CMOS 1 está s-a-0 Vetor de teste { 1 x 1 0 x 2 0 x 3 0 X G 1 D 1 G 3 2 4 1 3 G 2 The Brazil-IP Network 6 D 5 ERRO !!

Modelos de Falha (cont. ) • Agora é com você (5 min. ) ! – Quem eu ? Sim, você mesmo…. 4 está s-a-1 Vetor de teste ? { G 1 x 1 1 1 x 2 2 X 4 5 x 3 3 G 2 The Brazil-IP Network G 3 6

Modelos de Falha (cont. ) • Modelo s-at para CMOS – Modelar redes n. MOS ou p. MOS como portas V DD Usando rede n. MOS Vy Vx 1 Vx 2 The Brazil-IP Network x 1 x 2 1 3 2 1 X y

Modelos de Falha (cont. ) • Stuck-open (s-op) – Modela transistores em aberto x 1 V DD 1 Vx 2 10 = x 2 em s-a-1 y x 2 11 = x x 2 em s-a-0 1 2 Vy Vx 1 01 = x 1 em s-a-1 3 4 Demora a descarregar É preciso fazer isto antes The Brazil-IP Network x 1 x 2 y Teste para 1 1 0 0 1 1 } 1 1 0 1 1 s-op } 3 s-op ou 4 s-op } 2 s-op

Modelos de Falha (cont. ) • Stuck-on (s-on) – Modela transistores em curto V DD 1 2 Vy Vx 1 3 Vx 2 4 IDDQ The Brazil-IP Network x 1 x 2 s-on 0 1 T 3 Vy = 2 Rn Rp + 2 Rn VDD

Modelos de Falha (cont. ) • Stuck-on (s-on) – Modela transistores em curto V DD 1 2 Vy Vx 1 3 Vx 2 4 IDDQ The Brazil-IP Network x 1 x 2 s-on 1 1 T 1 Vy = 2 Rn Rp + 2 Rn VDD

Modelos de Falha (cont. ) • Stuck-on (s-on) – Modela transistores em curto V DD 1 2 Vy Vx 1 3 Vx 2 4 IDDQ The Brazil-IP Network x 1 x 2 s-on 0 1 T 3 1 1 T 1 Vy = 2 Rn VDD Rp + 2 Rn Como distinguir ? Vy = 2 Rn Rp + 2 Rn VDD

Modelos de Falha (cont. ) • Stuck-on (s-on) – Modela transistores em curto V DD 1 2 Vy Vx 1 3 Vx 2 x 1 x 2 s-on 0 1 T 3 1 1 T 1 Vy = 2 Rn VDD Rp + 2 Rn 4 IDDQ Como distinguir ? Usar Built-In Current Sensing BICS 10%-15% atraso De outra forma somente cobre 50% dos s-on The Brazil-IP Network

Modelos de Falha (cont. ) • Bridging – Modela curto entre sinais de circuitos CMOS VDD 5 Vx 1 Vy 1 VDD 6 7 VDD 8 Vy 9 1 2 10 Vx 2 3 Vx 3 4 The Brazil-IP Network Vy 2 101 = Valor intermediário entre 0 Vdd mais para 0 (bridge comporta-se como wire-and)

Modelos de Falha (cont. ) • Bridging – Modela curto entre sinais de circuitos CMOS VDD 5 Vx 1 011 = Valor intermediário entre 0 Vdd mais para Vdd (bridge comporta-se como wire-or) Vy 1 VDD 6 7 VDD 8 Vy 9 1 2 10 Vx 2 3 Vx 3 4 The Brazil-IP Network Vy 2

Modelos de Falha (cont. ) • Bridging – Modela curto entre sinais de circuitos CMOS VDD 5 Vx 1 011 = Valor intermediário entre 0 Vdd mais para Vdd (bridge comporta-se como wire-or) Vy 1 VDD 6 7 VDD 8 Vy USAR BICS ! 9 1 2 10 Vx 2 3 Vx 3 4 The Brazil-IP Network Vy 2 101 = Valor intermediário entre 0 Vdd mais para 0 (bridge comporta-se como wire-and)

Modelos de Falha (cont. ) • Transisiton (gate) Delay – Captura problemas de transição lógica na porta – Aplicar uma transição (0 – 1 ou 1 – 0) A G 1 X G 3 4 5 B G 2 The Brazil-IP Network 6

Modelos de Falha (cont. ) • Transisiton (gate) delay Vetores de teste { 1 A G 1 X 4 5 B G 2 The Brazil-IP Network G 3 6

Modelos de Falha (cont. ) • Transisiton (gate) delay Vetores de teste { 1 A G 1 X G 3 4 5 0 The Brazil-IP Network B G 2 6

Modelos de Falha (cont. ) • Transisiton (gate) delay Atraso na porta !! Vdd Vetores de teste { 1 -1 A G 1 X G 3 4 5 0 -1 The Brazil-IP Network B G 2 6

Modelos de Falha (cont. ) • Path Delay – Captura problemas de transição lógica (RC) – Aplicar uma transição (0 – 1 ou 1 – 0) Vdd A G 3 4 5 The Brazil-IP Network 6

Modelo de Falhas em CMOS • Método Reddy-Agrawal-Jain – Mapear falhas em circuitos CMOS no modelo de portas – Falhas s-op e s-on nos transistores e s-at nos sinais são mapeadas para falhas s-at em um modelo de portas – Em seguida algoritmos de ATPG para portas é utilizado para gerar os vetores de teste • Mapeamento – Duas fases: • REDUCE: Redução das redes n. MOS/p. MOS • EQUIVALENT: Conversão das redes reduzidas para circuitos com portas lógicas The Brazil-IP Network

Modelo de Falhas em CMOS(cont. ) REDUCE 1. Associar um índice único para cada transistor da rede 2. Substituir cada conexão série-paralelo por um único transistor, associando um conjunto de índices com o novo transistor 3. Repetir (2) até que nenhuma nova redução seja possível 4. Rotular todos os nós da rede reduzida com inteiros e cada entrada com letras 5. Determinar cada caminho acíclico de VDD para o nó de saída e expressar o mesmo como produto dos rótulos dos transistores no caminho 6. Derivar a função Gf como a soma de produtos de (5) The Brazil-IP Network

Modelo de Falhas em CMOS(cont. ) • Exemplo de redução VDD 1 3 p. MOS A 2 {1, 2, 3} Gf = A 4 n. MOS 6 5 B {4, 5, 6} Gf = B The Brazil-IP Network

Modelo de Falhas em CMOS(cont. ) EQUIVALENT 1. Para cada transistor na rede reduzida rotulado derivar o circuito equivalente a partir do conjunto de índices que o forma da seguinte maneira: – Se a rede for p. MOS substituir conexões série (paralela) portas AND (OR) e complemente as entradas – Se a rede for n. MOS substituir conexões série (paralela) portas AND (OR) e complemente a saída 2. Usando portas AND e OR combine as saídas dos circuitos em (1) para implementar Gf The Brazil-IP Network

Modelo de Falhas em CMOS(cont. ) • Exemplo de equivalência 1 3 p. MOS 2 4 n. MOS 6 5 x 2 5 x 3 6 Gf = B 4 x 1 The Brazil-IP Network

Modelo de Falhas em CMOS(cont. ) • Exemplo de equivalência x 2 1 x 3 2 1 3 x 1 4 n. MOS 6 The Brazil-IP Network 5 3 p. MOS 2 Gf = A

Modelo de Falhas em CMOS(cont. ) • Exemplo de equivalência x 2 1 x 3 2 Gf = A 1 3 3 p. MOS x 1 2 Somente é preciso um dos dois 4 n. MOS 6 5 x 2 5 x 3 6 Gf = B 4 x 1 The Brazil-IP Network

Modelo de Falhas em CMOS(cont. ) • Mapeamento de falhas x 2 x 3 1 a b c 3 4 The Brazil-IP Network d x 1 2 6 Gf = B 5 Falha no circuito Falha no modelo x 1 s-a-1 (0) linha c s-a-1 (0) Vf s-a-0 (1) T 1 s-on (op) T 6 s-on (op) linha d s-a-0 (1) linha b s-a-0 (1) linha a s-a-1 (0)

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Equivalência e Colapso de Falhas • Falhas equivalentes – Conjunto de falhas que resultam no mesmo efeito na saída do circuito x 1 x 2 x 3 1 X G 1 1 2 0 X 1 X 4 X 5 0 3 G 2 The Brazil-IP Network G 3 1 X 6

Equivalência e Colapso de Falhas (cont. ) • Colapso de falhas – Técnica usada para reduzir o número de falhas que precisam ser consideradas para teste – Vários resultados (teoremas) – Teorema importante: O conjunto de testes s-at para os checkpoints cobre todas as falhas simples em todos os sinais do circuito – Checkpoints: PIs e Branches The Brazil-IP Network

Equivalência e Colapso de Falhas (cont. ) • Colapso de falhas Somente precisa nos checkpoints !! G 3 x 1 x 2 x 3 1 X G 1 1 6 0 X 2 X x 4 1 X 0 3 x 1 6 7 0 G 3 4 G 3 1 x 2 1 X G 1 1 0 2 x 3 6 6 7 X 4 G 3 X 5 X G 2 The Brazil-IP Network 6 x 4 1 X 5 3 G 2 6

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Algoritmos para ATPG • Automatic Test Pattern Generation (ATPG) – Gerar vetores de testes para o circuito – Algoritmos para ATPG devem ser capazes de: • ativar uma falha dentro do circuito (controlabilidade) e • identificar alterações nas saídas (observabilidade) – Número de vetores é muito grande (bilhões) – Tempo de teste não pode ser prolongado • Objetivos de ATPG – Maximizar a cobertura (test coverage) dos vetores de test (test set) – Minimizar o test set para uma dada cobertura The Brazil-IP Network

Algoritmos para ATPG (cont. ) • ATPG usando modelo de portas – Algoritmo D – Método PODEM – Método FAN • ATPG usando modelo de transistores – Método de Chiang-Vrasenic – Método de Agrawal-Reddy The Brazil-IP Network

Algoritmo D • Objetivo – Gerar vetores de teste para circuitos baseados em lógica booleana • Funcionamento em duas fases – D-drive: ativação da falha – Justificaticação: verifica se as PIs estão consistentes x The Brazil-IP Network

Algoritmo D (cont. ) • Cobertura Singular – Maneira compacta de representar a tabela verdade x 1 x 2 1 3 y 2 x 1 x 2 y 1 2 3 0 0 1 0 x 1 0 1 1 x 0 1 1 1 0 (a) Tabela verdade The Brazil-IP Network (b) Cobertura singular

Algoritmo D (cont. ) • Cubo-D de uma falha – Vetor de entrada que ativa a falha com D ou D x 1 x 2 1 X X 3 X 2 y 1 2 3 0 x D y em s-a-0 x 0 D 1 1 D y em s-a-0 y em s-a-1 ou x 1, x 2 em s-a-0 0 1 D 1 0 D Cubos-D The Brazil-IP Network x 1 em s-a-0

Algoritmo D (cont. ) • Cubos-D propagação – Propagar vetores de teste para a saída da porta 1 x 2 1 2 The Brazil-IP Network 2 1 D 3 y 3 D 1 D D D 0 D D D D

Algoritmo D (cont. ) • Resumo dos cubos Y – Cubos-D da falha 0 1 D D X 1 D D X D 1 D X D X x 1/x 2 0 – Cubos-D de propagação x 1 x 2 The Brazil-IP Network 1 2 3 y

Algoritmo D (cont. ) • Intersecção de cubos-D – A = (a 1, a 2, …. , an) e B = (b 1, b 2, …. , bn) – ai e bi {0, 1, x, D, D }. ai ai x bi ai se ai bi Φ se ai <> bi ai = bi The Brazil-IP Network A = (0, 1, D, D, x, x, 0) B = (0, 1, D, D, x, 0, x) C = (0, 1, D, 0, 1, x, 0) A. B = (0, 1, D, D, x, 0, 0) A. C = Φ

Algoritmo D (cont. ) Algoritmo D 1. Determinar os cubos-D de uma falha 2. D-drive – Intersecção dos cubos-D com os cubos de propagação das porta sucessoras 3. Consistência – Justificar os valores lógicos derivados em (1) nas entradas primárias do circuito The Brazil-IP Network

Algoritmo D (cont. ) • Cubos-D falha x 1 x 2 x 3 1 Porta Cubo G 1 4 2 G 3 6 3 5 G 2 G 3 1 2 3 4 a 1 x D b x 1 D c 0 0 D d 0 D e 1 D 6 f 0 x D g x 0 D h 1 1 D Cubos-D falha The Brazil-IP Network 5

Algoritmo D (cont. ) • Cubos-D propagação G 1 x 1 1 x 2 2 Porta Cubo 4 5 x 3 G 1 G 3 3 G 2 6 1 2 i D 0 j 0 D 3 4 6 D G 2 k D G 3 l D 1 m 1 D Cubos-D propagação The Brazil-IP Network 5 D D D

Algoritmo D (cont. ) • Chegou a hora de rodar o algoritmo ! – Ativar falha – D-drive – Justificar PIs G 1 x 1 1 x 2 2 0 G 3 X 4 5 x 3 3 G 2 The Brazil-IP Network 6

Algoritmo D (cont. ) • Ativar falha – Usar o cubo-D da falha x 1 x 2 0 G 1 1 D c 2 Cubo 0 0 X 4 5 x 3 3 G 2 The Brazil-IP Network n=c G 3 6 1 2 0 0 3 4 D 5 6

Algoritmo D (cont. ) • D-drive – Propagar usando cubo-D de propagação x 1 x 2 0 G 1 1 D c 2 Cubo 0 0 X G 3 4 l 5 x 3 3 G 2 The Brazil-IP Network D-Drive D 6 1 2 3 4 5 n=c 0 0 D k= n. l 0 0 D 1 D 6

Algoritmo D (cont. ) • Justify – Justificar PIs usando cubos-D propagação x 1 x 2 x 3 0 G 1 Cubo 1 D c 2 0 0 X 3 0 4 l 6 D 2 n=c 0 k= n. l m=k. d 3 4 5 6 0 D 0 0 D 1 D 5 m G 2 G 3 1 0 1 Justify The Brazil-IP Network vetor de teste = (0, 0, 0)

Algoritmo D (cont. ) • Agora é com vocês (10 min. ) ! G 1 x 1 1 x 2 2 1 G 3 X 4 5 x 3 3 G 2 The Brazil-IP Network 6

PODEM • Path Oriented Decision Making – É um algoritmo de banch-and-bound no qual são avaliados vetores de teste rejeitando aqueles para os quais: (a) Bloqueia-se a observabilidade da saída The Brazil-IP Network D 1 0 2 1

PODEM (cont. ) • Path Oriented Decision Making – É um algoritmo de banch-and-bound no qual são avaliados vetores de teste rejeitando aqueles para os quais: (a) Bloqueia-se a observabilidade da saída (b) O valor lógico propagado é igual ao valor da falha The Brazil-IP Network D 1 0 2 0 1 1 1 2 0 X

PODEM (cont. ) • Path Oriented Decision Making – É um algoritmo de banch-and-bound no qual são avaliados vetores de teste rejeitando aqueles para os quais: (a) Bloqueia-se a observabilidade da saída D 1 0 2 0 (a) O valor lógico propagado é igual ao valor da falha 1 1 1 2 …. . (b) Não se consegue propagar um sinal de volta para as PIs x 3 The Brazil-IP Network 0 X D 4 6 1 5 3 1 G 2 0 G 3 conflito D

PODEM (cont. ) start • Exemplo x 1 0 x 1 1 8 1 x 3 0 2 x 4 1 3 1 4 x 2 x 5 x 2 0 10 9 0 6 7 1 0 0 1 x 4 0 1 1 x 5 0 The Brazil-IP Network 1 x 3 0 X 1 1 Vetor de teste (1, 0, 0, 1, 1)

FAN • Fanout-Oriented Test Generation – É uma variação de PODEM com as seguintes extensões (a) Ao invés de parar nas PIs, backtracking pode parar em linhas internas (b) Ao invés de tentar satisfazer um objetivo, FAN usa múltiplos procedimentos de backtrace The Brazil-IP Network

FAN (cont. ) • Algumas definições – Bound line: linha que é alcançada a partir de pelo menos um feixe – Free line: linha que não é bound – Head line: free line que alimenta uma bound line diretamente Head lines …. . Bound lines The Brazil-IP Network

FAN (cont. ) • Exemplo E H F K A J G B C 0 1 L CONFLITO ! A PODEM FAN 1 1 J 0 B 0 M 1 1 C 0 The Brazil-IP Network FAZER TESTE DE J = 0 PRIMEIRO 1

Fluxo em ATPG • ATPG aleatório – – Gera padrão aleatório Determina falhas cobertas Guarda padrão Cobertura até: 60% • ATPG Determinístico – Termina o resto até 99. 99% – Usa algoritmos determinísticos (ex. Algoritmo-D) Padrão aleatório Simulação de falhas Detecta alguma falha ? n s Aceita padrão s Cobertura aceitável ? n 60% ? ATPG Determinístico The Brazil-IP Network

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Teste Funcional • Vantagens – Reduzir o tempo de geração do teste – Produção mais rápida de vetores de teste para o circuito • Método – Identificar vetores de ativação funcional – Executar o Algoritmo-D para o módulo – Realizar simulação de falhas para identificar falhas capturadas The Brazil-IP Network

Teste Funcional • Exemplo – Detectar a falha c 2 -a-0 na saída c 2 do FA 1 xn – 1 cn x 1 yn – 1 FA sn – 1 MSB position The Brazil-IP Network cn ” 1 c 2 x y 1 FA s 1 x 0 c 1 y 0 FA s 0 LSB position c 0

Teste Funcional (cont. ) A • Computar entrada para Algortimo-D – Cobertura singular e cubos-D falha – D-cubos de propagação S A/B 0 1 D D X 0 1 1 0 D D X X D D D 0 D D D 1 1 X 0 X X X The Brazil-IP Network X C HA C A/B 0 1 D D X 0 0 1 0 D D 0 0 0 D D D 0 X 0 X X 1 0 X D X X B X S

Teste Funcional • Método – Cubo de propagação para D em C 2: x 1 y 1 = 10 e c 1 = 1 – Propaga D adiante usando x 2 y 2 = 00, etc… – Justifica c 1 = 1 fazendo x 0 y 0 = 10 e c 0 = 1 xn – 1 x 1 yn – 1 y 1 1 FA cn ” 1 c 2 x y 0 0 D cn x 0 FA c 1 FA 1 sn – 1 MSB position The Brazil-IP Network s 1 s 0 LSB position c 0

Teste Funcional • Método – Cubo de propagação para D em C 2: x 1 y 1 = 10 e c 1 = 1 – Propaga D adiante usando x 2 y 2 = 00, etc… – Justifica c 1 = 1 fazendo x 0 y 0 = 10 e c 0 = 1 xn – 1 x 1 yn – 1 y 1 1 FA cn ” 1 c 2 x FA y 0 0 1 0 D cn x 0 c 1 FA 1 sn – 1 MSB position The Brazil-IP Network s 1 s 0 LSB position 1 c 0

Resumo • Introdução à teste • Modelos de falha • Equivalência e colapso de falhas • Algoritmos para ATPG • Teste funcional • ATPG sequencial • Teste de memórias The Brazil-IP Network

ATPG Sequencial • Modelo – Usado em máquinas estado – Os sinais internos dependem não somente das entradas (PIs) mas também das variáveis de estado (SIs). – Ativar a falha depende de ajustar PI e SI – Tem que levar a máquina para o estado adequado !! PI x PO SI (n) SI (n+1) FFs The Brazil-IP Network

ATPG Sequencial (cont. ) • E agora ? – Desenrolar a máquina por vários estados – Usar ATPG combinacional (Algoritmo-D) e torcer !! – Cobertura menor e mais demorado PO(0) PI(0) SI (1) The Brazil-IP Network PI(2) PI(3) PO(2) x x x SI (0) PO(1) PI(1) SI (2) PO(3) x SI (3) SI (4)

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Teste de Memórias • Modelo de falhas funcional – Curto/aberto nas células e entre elas – Decodificador em aberto – Sensitividade ao padrão • Muito frequente • READ/WRITE em uma célula altera valor de todas as outras – Recuperação de escrita • READ após WRITE não retorna valor escrito – Doença do sono • Valores na célula são perdidos antes do hold-time The Brazil-IP Network

Testes de Memória (cont. ) • Column bar: – Testa falhas stuck-at e curtos entre células adjacentes 1. WRITE 1’s (0’s) nas colunas pares (ímpares) 2. READ todas as células 3. Repete (1) e (2) com valores complementares The Brazil-IP Network 1 0 1 0

Testes de Memória (cont. ) • Xandrez: – Testa falhas stuck-at e curtos entre células adjacentes (diagonal) The Brazil-IP Network 1 0 1 0 1

Testes de Memória (cont. ) • Ping-pong: – Verifica impacto em todas as outras células – WRITE ci – READ cj, j <> i Complexidade: n 2 1 WRITE n – 1 READs n vezes 1 n (1 + (n – 1)) The Brazil-IP Network

Testes de Memória (cont. ) • Row-Column Ping-pong: – Verifica impacto nas outras células da linha/coluna – WRITE ci – READ cj, j <> i Complexidade: n 3/2 1 WRITE 2 (n 1/2 – 1) READs n vezes 1 n (1 + 2 (n 1/2 – 1) ) The Brazil-IP Network

Testes de Memória (cont. ) • Marching ones and zeros: – Testa leitura e escrita em todas as células sequencialmente 1. For for I = 0, 1, 2, …. , n - 1 WRITE (ci 0) 2. Complexidade: 14 n For i = 0, 1, 2, …. , n – 1 do READ (ci = 0), if not error ! WRITE (ci 1) READ (ci = 1), if not error ! 3 n WRITEs 3. For i = n - 1, n - 2, …. , 1 do READ (ci = 1), if not error ! WRITE (ci 0) READ (ci = 0), if not error ! 2 (3 n + 4 n) 4. Repete (1) - (3) com valores complementares The Brazil-IP Network 4 n READs 2 vezes

Testes de Memória (cont. ) • Walking ones-and-zeros: – Testa leitura e escrita avaliando impacto do teste 1. For i = 0, 1, 2, …. , n - 1 WRITE (ci 0) 2. 4. For i = 0, 1, 2, …. , n – 1 do WRITE (ci 1) READ (cj = 0) j <> i, if not error ! READ (ci = 1) WRITE (ci 0) Repete (1) - (2) com valores complementares The Brazil-IP Network Complexidade: n 2 3 n WRITEs n READs n-1 FULL PING-PONG 2 vezes 2 (3 n + n (n – 1))

Testes de Memória (cont. ) • Galloping ones-and-zeros: – Testa leitura e escrita em todas as células avaliando impacto – For i = 0, 1, 2, …. , n - 1 WRITE (ci 0) 2. 4. For i = 0, 1, 2, …. , n – 1 do WRITE (ci 1) For j = i, i+1, i+2, …. , n – 1 do READ (cj+1 = 0), if not error ! READ (ci = 1), if not error ! Repete (1) - (2) com valores complementares The Brazil-IP Network Complexidade: n 2 2 n WRITEs n READs n-1 FULL PING-PONG 2 vezes 2 (2 n + n (n – 1))