poco tcl set searchpath concat homecadlibosustdcellslibtsmc 018lib searchpath

poco. tclの中身 set search_path [concat "/home/cad/lib/osu_stdcells/lib/tsmc 018/lib/" $search_path] set LIB_MAX_FILE {osu 018_stdcells. db } set link_library $LIB_MAX_FILE set target_library $LIB_MAX_FILE read_verilog alu. v read_verilog rfile. v read_verilog poco 1. v current_design "poco" create_clock -period 8. 0 clk ライブラリの設定 ファイルの読み込み クロック周期の設定：８ nsec →　125 MHz

入出力遅延の設定 set_input_delay 2. 5 -clock clk [find port "idatain*"] set_input_delay 7. 0 -clock clk [find port "ddatain*"] set_output_delay 7. 5 -clock clk [find port "iaddr*"] set_output_delay 3. 0 -clock clk [find port "ddataout*"] set_output_delay 3. 0 -clock clk [find port "daddr*"] set_output_delay 3. 0 -clock clk [find port "we"]

入力遅延の設定 ‘ 0’ 2: 0 ‘ 1’ ＋ zero ＋ 0 １ extext 11 pcsel 00 0１ １ 0 zero 7: 0 THB ADD 00 01 10 S Y A comsel 10: 0 00 7: 0 pcjr rf_a rf_b alu_bsel 01 10 ext 0 aadr 10: 8 PC B ‘ 7’ 0 1 casel badr cadr rf_csel rf_c 00 01 rwe 10 7: 5 2. 5 ns idatain 7 ns ddatain iaddr … 命令メモリ ddataout データメモリ … daddr we

出力遅延の設定 ‘ 0’ 2: 0 ‘ 1’ ＋ zero ＋ 0 １ extext 11 pcsel 00 0１ １ 0 zero 7: 0 THB ADD 00 01 10 S Y A comsel 10: 0 00 7: 0 pcjr rf_a ‘ 7’ 0 1 casel 0. 5 nsくらいは必要 8 -0. 5=7. 5 ns rf_b alu_bsel 01 10 ext 0 aadr 10: 8 PC B badr cadr rf_csel rf_c 00 01 rwe 10 7: 5 idatain 7 ns ddatain 5 nsくらいは必要 8 -5=3 ns iaddr … 命令メモリ ddataout データメモリ … daddr we

残りの設定 set_max_fanout 12 [current_design] set_max_area 0 ファンアウトは 12 面積は小さいほど良い compile -map_effort medium -area_effort medium そこそこがんばって report_timing -max_paths 10 report_area report_power 長い方から10本表示 面積、電力を表示 write -hier -format verilog -output poco. vnet quit ネットリスト生成

クリティカルパスの表示 Point Incr Path -------------------------------------clock clk (rise edge) 0. 00 clock network delay (ideal) 0. 00 input external delay 2. 50 r idatain[12] (in) 0. 00 2. 50 r … rfile_1/r 7_reg[15]/D (DFFPOSX 1) 0. 00 7. 79 r data arrival time 7. 79 clock clk (rise edge) 8. 00 clock network delay (ideal) 0. 00 8. 00 rfile_1/r 7_reg[15]/CLK (DFFPOSX 1) 0. 00 8. 00 r library setup time -0. 18 7. 82 data required time 7. 82 -------------------------------------data required time 7. 82 data arrival time -7. 79 -------------------------------------slack (MET) 0. 04 クロックの立上りがスタート 遅延時間の合計は 7. 79 クロックの立上りがエンド セットアップタイム 0. 18 スラック（余裕）が0. 04 動作周波数＝１/（目標周期ースラック）　スラックがマイナスのときは加算する

クリティカルパス ‘ 0’ 2: 0 ‘ 1’ ＋ zero ＋ 0 １ extext 11 pcsel 00 0１ １ 0 zero 7: 0 THB ADD 00 01 10 S Y A comsel 10: 0 00 7: 0 pcjr rf_a rf_b alu_bsel 01 10 ext 0 aadr 10: 8 PC B ‘ 7’ 0 1 casel badr cadr rf_csel rf_c 00 01 rwe 10 7: 5 idatain 7 ns ddatain iaddr … 命令メモリ ddataout データメモリ … daddr we

面積と電力評価 Combinational area: 35211. 000000 組み合わせ回路 Noncombinational area: 15104. 000000 Net Interconnect area: undefined (No wire load specified) Total cell area: Total area: 50315. 000000 undefined （単位は多分um 2：　0. 2 mm角くらい） Ｆ．Ｆ． ここはレイアウトしないとわからない Cell Internal Power = 2. 7845 m. W (76%) Net Switching Power = 868. 9760 u. W (24%) ----Total Dynamic Power = 3. 6535 m. W (100%) Cell Leakage Power = 88. 5728 n. W ネットを駆動する 電力 内部を含む全動作電力 もれ電力は 0. 18 um ではあまり多くない １２５ＭＨｚ動作時、シミュレーションをしていないため、スイッチング率は 50％で評価しており 結果は目安に過ぎない