PID control PID strongly nonlinear system delay system

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PID control의 단점과 과제 PID제어의 단점 strongly nonlinear system delay system time-varying system에 성능이

PID control의 단점과 과제 PID제어의 단점 strongly nonlinear system delay system time-varying system에 성능이 급격히 저하, 재동조가 필요함. PID control의 단점 극복을 위한 방법 strongly nonlinear system ← PID + gain scheduling delay system ← PID + smith predictor => GPC control time-varying system ← Self-tuning control or Adaptive control PID control을 이용하는 환경이 복잡하고 Multi-loop임 Maintenance Tuning 사용의 편리성이 더 요구됨

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디지털 제어(Digital Control)기 설계 TI사의 DSP 2812에 의한 MAINBOARD BLOCK DIAGRAM (CPU/AD/DA/FPGA) MAX 485

디지털 제어(Digital Control)기 설계 TI사의 DSP 2812에 의한 MAINBOARD BLOCK DIAGRAM (CPU/AD/DA/FPGA) MAX 485 C 6축 Encoder 입력, D/A출력, PWM/PFM, UART 2 MAX 232 C FT 245 BL (USB) PCF 8584 UART 1 TMS 320 F 2812 (Main CPU) 74 HC 541 (3 -state buffer) 16 ch –AD IN I 2 C (SCL, SDA) I 2 C D-sub 9 JACK BA 0~1 5 F P G A A D C 및 A 0~A 19 24 C 16 (E 2 PROM) D 0~31 A 0~17 IS 61 V 25616 AC (1 Mb x 4, SRAM) A 0~A 23 D 0~D 15 EPC 2 J-TAG 74 LS 244 (3 -state buffer) 26 LS 33 X 4 (d-Line RCV. ) 기 타 Cyeclone 1 C 6 Q 240 C 8 N TLV 5619 Dac 7724 X 2 (12 Bit DAC) Motion Action Block 8 ch –DA out I 2 C (SCL, SDA) D 0~15 A 0~A 15 A 19~23 D 0~17 74 HC 138 (DE-MUX) 전원 리셋 부 H 3, . . ETC CPLD 16 ch –AD IN CS/ADC/DAC Select RESET /RESET 확 장 P O R T LCX 00 5 V +-15 V CN 15 확 장 P O R T B U S AD 688 (Regulator IC) CN 15 +-10 V TPS 767 D 318 (Regulator IC) TPS 76725 Q (Regulator IC) 3. 3 V 1. 8 V 2. 5 V