No C Viterbi Decoder on 4 x 4

No. Cの例 ～Viterbi Decoder on 4 x 4 No. C～ (0) (2) (3) FIFO 0 FIFO 1 (4) (1) Make Path Metric (5) (6) (7) FIFO 2 FIFO 3 DELTA (8) (9) Trace Back 0 (11) Trace Back 1 (12) Trace Back 2 (13) Trace Back 3 (14) Soft Out Trace Back 1 Soft Out Trace Back 2 Soft Out Trace Back 3 Add Compare Select (10) Soft Out Trace Back 0 (15) SISO Viterbi Decoder のタイルマッピング例 • 設計フロー – – シミュレーション 通信パターン解析 マッピング ルーティング

No. Cの例 ～Viterbi Decoder on 4 x 4 No. C～ (0) (2) (3) FIFO 0 FIFO 1 (4) (1) Make Path Metric (5) (6) (7) FIFO 2 FIFO 3 DELTA (8) (9) Trace Back 0 (11) Trace Back 1 (12) Trace Back 2 (13) Trace Back 3 (14) Soft Out Trace Back 1 Soft Out Trace Back 2 Soft Out Trace Back 3 Add Compare Select (10) • 設計フロー – – シミュレーション 通信パターン解析 マッピング ルーティング Soft Out Trace Back 0 (15) SISO Viterbi Decoder のタイルマッピング例 (ルータ面積) (ルータ + コア面積) ≒ 34% No. Cにおいてはルータの面積を極力小さくする必要がある

仮想チャネルの実装コスト Buf Input Ports Crossbar Output Ports

面積評価～仮想チャネル省略による面積削減～ • ルータ面積を比較 – DOR + v 1 – DOR + v 2 – DOR + v 1 + R • 実装環境 – Verilog-HDL – Design Compiler – 0. 18 um Library Reconfigurable Torus 用 Buf Buf Input Ports Crossbar Output Ports