No C 2 D Mesh RAW Mesh Torus

No. C のトポロジ: • 2 -D Mesh RAW Mesh & Torus • 2 -D Torus [Taylor, ISCA’ 04] a. SOC [Liang, IEEE TVLSI’ 04] ルータ [Dally, DAC’ 01] – メッシュの 2倍の帯域 計算コア

Bypass port アーキテクチャ • Buffered bypass (Bport) • Bufferless bypass(Lport) – 通常のチャネルを追加 Router (a) Router (b) × バッファの面積(増) × バッファ read/write 電力(増)

面積評価: ルータと NI のゲート数で比較 • Buffered bypass (Bport) • Bufferless bypass(Lport) Arbitration ※ コア数は 64 -core Bport 付きFat Tree Lport 付きFat Tree Original Fat Tree Orig に比べて, Bport では+11. 8%, Lport では+5. 2% 面積が増えた

電力評価: フリット転送エネルギーを比較 • Buffered bypass (Bport) • Bufferless bypass(Lport) Arbitration ※ コア数は 64 -core Bport 付きFat Tree Lport 付きFat Tree Original Fat Tree Origに比べ, Bportでは+4. 6%増えたが, Lportではほとんど増加せず

Backup slides

オンチップルータ: パイプライン構造 • 衝突しなければ 3 cycle でヘッダがルータを通過 – RC (Routing Computation) – VSA (Virtual Channel / Switch Allocation) – ST (Switch Traversal) • 例) ルータ(a) からルータ(c) にパケットを転送 @ROUTER A @ROUTER B @ROUTER C HEAD RC VSA ST DATA 1 ST ST DATA 2 ST ST DATA 3 1 2 3 4 5 6 ST ST 7 8 9 ST 10 11 12 ヘッダがルータ(a)に注入され, ELAPSED データ 3がルータ(c)を通過するまで 12サイクル TIME [CYCLE]