Microelettronica per la calibrazione temporale del sistema per
Microelettronica per la calibrazione temporale del sistema per muoni in LHCb A. Lai 1, S. Cadeddu 1, C. Deplano 1, 2, V. De Leo 1, 2 1 Istituto Nazionale Fisica Nucleare, Cagliari – Italy 2 Dipartimento di Fisica, Università degli Studi, Cagliari - Italy S. Cadeddu - IFAE 2006 – Pavia 19/04/2006
Il rivelatore per muoni in LHCb • Ricostruzione delle tracce • Determinazione del p. T nel trigger di livello 0 • 5 stazioni -> 1380 Camere (MWPC / 3 -GEM) • 4 regioni con granularità/risoluzione variabile con la distanza dalla beam pipe e dipendente dalla stazione • 122. 112 canali fisici • 26. 000 canali logici S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 M 5 M 4 M 3 M 2 M M 1 1 y x z 2
Il rivelatore per muoni in LHCb z 1380 Camere MWPC / 3 -GEM M 3 y M 2 x 122, 112 Canali S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 10 m CARDIAC Nei CRATES (off detector): 168 IB 148 ODE Connessioni FE - crates con cavi LVDS di lunghezza tra 10 e 21 m M 1 (40 x 32 cm 2) M 5 (163 x 49 cm 2) 7632 Front-End boards M 4 M 5 5 m ODE - Trigger 80 m di OL 3
Specifiche per il sistema dei muoni BX ID 345 346 347 348 349 Interazione 350 351 352 353 354 355 Segnale Affinché il trigger abbia l’efficienza richiesta (95%) è necessario: • Corretta associazione del segnale rivelato con l’evento. • Efficienza del 99% in una finestra temporale di 20 ns 25 ns Ritardi fissi massimi relativi tra canali diversi: Tempo di volo (M 1=40 ns ; M 5=63 ns) => 23 ns Cavi (10 21 m; ritardo 6 ns/m; jitter 50 ps/m; 60 126 ns) => 66 ns on detector off detector Dispositivi: CARDIAC => ritardo 16 ns; jitter 220 ps IB ODE IB => ritardo 20 ns; jitter 500 ps Altre cause: ODE Variazioni in pressione, temperatura, alimentazione ELECTRONIC CHAINS S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 4
Sincronizzazione BX ID 345 346 347 348 349 350 351 352 353 354 355 Interazione Sincronizzazione fine BX ID 345 346 347 348 349 350 Interazione Sincronizzazione rispetto al BXid BX ID 345 346 347 348 349 350 351 Interazione S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 5
Sincronizzazione rispetto al BXid 3564 3 3 4 Start A A B A A Ch 1 31 e 30 e Time reference Ch 2 Ch 3 Ch 4 72 a 39 e a = bunch from beam a only b = bunch from beam b only e = empty bunch ab = collision between beam a and b Struttura dell’orbita Batch 69 ab S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 3 e 72 b 36 e 5 e 6
Tools per la sincronizzazione IB Front-end boards: 2 Carioca (ASD) 1 DIALOG: Ritardi programmabili Generazione canali logici Generazione delle soglie Monitoring S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 I 2 C link ODE CAN link SB (ECS) ODE boards 24 SYNC chip: Ricostruzione distribuzione tempo fine (TDC) Allineamento rispetto al BX Trasmissione dati al trigger e al DAQ Monitoring 7
DIALOG: DLL e catena di ritardi Delay Unit Cell DNL di 7 diversi canali Caratteristiche • Locking time: < 1 ms • Locking range: 20 ÷ 30 ns (25 ÷ 33 MHz) • Ritardo unitario: ~ 1. 6 ns • Dim: 262 x 61 mm 2 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 0 5 10 15 20 code 25 30 35 8
DIALOG DLL-ADC : un SAR ADC ++ ADC: Caratteristiche • • 8 bits di risoluzione Architettura SAR Tempo di conversione < 2 ms Dim: 442 x 178 mm 2 DAC SAR + Control Logics Comparator 8 VCDelay Lines Ref Clock Vctrl Calibration DLL (after locking) ADC VCDL 1 DAC From I 2 C Code in Vout REG Comparator Code Controls S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 SAR and controls Vctrl VCDL 2 VCDL 3 VCDL 8 Il clock di riferimento viene usato solo durante la calibrazione e poi spento. La Vctrl risultante dalla calibrazione viene convertita in una parola digitale e 9 memorizzata in registri accessibili via protocollo I 2 C
DIALOG: schema a blocchi Caratteristiche principali: 16 LVDS input Prog. Delayer M A S K Prog. Dig. Shaper Logical Channel Generation 8 LVDS output CAlib. DLL & DLL ADC ü ü ü Calibration CLK Start/Stop 16 x 24 bits Rate counters SCL I 2 C Interface DIALOG Configuration registers SDA ü Tst Signal Ritardi programmabili (32 steps da ~1. 6 ns ciascuno @40 MHz) Output con ampiezza programmabile (8 steps da ~3 ns ciascuno) Possibilità di mascherare ogni singolo canale di input 16 DACs indipendenti per le soglie degli ASD Interfaccia I 2 C Registri triplo-votati con sistema di autocorrezione contro SEU Generazione canali logici: Ø OR 2 ; OR 4 ; OR 8 Ø AND 2 ; OR 2 (2 AND 2) ; OR 4 (4 AND 2) Address Pls 0 ASD pulse generation & Delay Pulse Pls 1 Threshold 1 -16 Thr DAC 1 -16 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 Test and monitoring: ü ü ü Generazione pulse per ASD 16 contatori da 24 -bits Pattern interno programmabile 10
SYNC: TDC 1. 5 ns resolution TDC Ref Clock (40 MHz) up Phase detector down DLL Charge pump Vctrl Voltage Controlled Delay Line • • TDC a 4 bit (risoluzione 1. 5 ns @ 40 MHz) Stessa DLL Custom utilizzato per DIALOG Archittetura a pipelines La fase calcolata è scritta in L 0 buffer ogni 25 ns. Layout (250 x 400 mm 2) IN Encoder Fase (4 bits) Sincronizzazione S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 11
SYNC: Istogrammatore • 16 contatori da 24 bits ciascuno • Architettura sincrona in pipeline ü Tempo fine direttamente dal TDC • Lettura via I 2 C ü Tempo fine dopo L 0 buffer (dati accettati dal trigger) • Contatori triplo-votati ü Ricostruzione del BXid di singolo canale • Protetto contro l’overflow ü Ricostruzione del BXid – OR di tutti i canali L 0 buffer BXid 00000110 00000111 Ch 7 CH 0 Ch 6 CH 1 Ch 5 CH 2 Ch 4 CH 3 Ch 3 CH 4 Ch 2 CH 5 Ch 1 CH 6 Ch 0 L 0 yes CH 7 69 ab S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 5 e 12
Sincronizzazione rispetto al BXid Sincronizzazione a livello di singolo SYNC: 5 6 7 8 9 5 6 7 8 Implementazione 9 Ø Pipeline per ogni canale CH 0 Ø Ritardo programmabile fino a 3 cicli CH 1 CH 2 Sincronizzazione tra SYNC diversi alloggiati nella stessa ODE: Implementazione start SYNC 1 CH 1 0 1 2 SYNC 2 0 1 Ø Possibilità di ritardare lo start del contatore di bunch fino a 7 cicli 2 CH 2 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 13
SYNC: schema a blocchi Caratteristiche principali ü 8 TDC a 4 bit con una risoluzione di 1. 5 ns a 40 MHz ü 8 pipeline per la sincronizzazione dei singoli canali ü Maschere indipendenti su ogni canale. ü Contatore a 12 bits per la generazione del BXid ü L 0 buffer: DPRAM da 256 x 54 basato su blocchi RAM sviluppati al CERN (K. Kouklinas) ü L 0 derandomizer: FIFO con profondità prog. ü Hamming a protezione dei dati scritti nelle memorie ü Interfaccia verso il trigger di livello 0 con un buffer a profondità programmabile ü Interfaccia I 2 C con registri triplo-votati e sistema di autocorrezione contro SEU ü Istogrammatore con 16 contatori da 24 bits Test e monitoring ü Interfaccia JTAG ü Generazione di pattern noti verso DAQ ü Tre diversi tipi di test per link ottico verso il trigger, tra cui generazione di un PRNG S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 14
DIALOG layout LVDS I 2 C out gnd Address gnd Reset vdd LVDS I 2 C in thresholds LVDS ASDQ pulse S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 gnd CARIOC A pulse 8 LVDS logical channel Pulse + Delay Lines Consumi: 150 m. A @ 2. 5 V Scalers Dim: 4900 x 3875 mm 2 core DLL ADC vdd 8 LVDS Physical Channel Scalers 113 pins DLL ADC gnd vdd Pulse + Delay Lines CMOS IBM 0. 25 mm, rad-tol vdd gnd Tecnologia: 9 ASD threshold gnd 8 LVDS Physical Channel vdd gnd LVDS ASDQ pulse vdd 9 ASD threshold vdd thresholds vdd CARIOC A pulse 15
SYNC layout 8 LVDS logical channel I 2 C Tecnologia: I 2 C addr CMOS IBM 0. 25 mm, rad-tol 97 pins I 2 C addr 8 TDC L 0 buffer Dati verso Il GOL/ L 0 Trigger Ctrls + clock Dim: 4000 x 4000 mm 2 Consumi: 180 m. A @ 2. 5 V L 0 buffer L 0 derand JTAG dati verso il DAQ S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 16
Conclusioni • Un timing accurato rappresenta un requisito fondamentale per garantire l’efficienza richiesta dal trigger di livello 0 • I circuiti integrati DIALOG e SYNC hanno un ruolo primario nell’allineamento temporale • Ogni canale fisico può essere ritardato indipendentemente sul DIALOG con una granularità di ~1. 6 ns fino ad un ritardo massimo di 50 ns. • La granularità è controllata da un blocco DLL che viene “calibrato” durante dei run dedicati ed il cui risultato viene convertito in forma digitale e memorizzato in registri accessibili via I 2 C • Nel SYNC si trova un blocco istogrammatore e 8 TDC, con una risoluzione di 1. 5 ns, che permettono di ricostruire la fase dei segnali di input rispetto al clock. • Il blocco istogrammatore viene anche usato per riconoscere la struttura iniziale dell’orbita permettendo così di sincronizzarsi con il BXid della macchina S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 17
DIALOG Threshold DAC layout DAC specs Basic scheme R-2 R Resolution 8 bits Area 146 x 153 mm 2 Supply voltage 2. 5 V DNL ± 0. 5 LSB INL ± 0. 5 LSB Power Consumption 500 m. W (average) Output resistance ≈ 20 k. W (code dependent) Settling time (@0 p. F load) < 50 ns Settling time (@5 p. F load) < 250 ns V output (VRP-VRN) / 256 x code + An output buffer for thresholds (~10 k. W output impedance for the DAC) S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 18
DIALOG SEE test @ PSI – Villigen Tested @ the PIF (hadron therapy beam) : 250 Me. V protons. F = 6 x 108 cm-2 s-1 Test: write the whole configuration via I 2 C bus and repeatedly read it back. The auto correction feature was never switched on Strategy: • Triple voted and self-corrected latches (configuration bits) • State machine registers are TV but not self-corrected. ~ 850 bits / chip Fluence = 1. 1 x 1013 protons cm-2 (10 years of LHC protons in M 1 R 1 Front-end) # of mismatches in configuration reading = 0 s (bit) not measurable s(register) < 3 x 10 -15 cm 2 # SEE for System < 1/10 days (without self correction) S. Cadeddu - IFAE 2006 – Pavia 19/04/2006 The chip and the boards were activated 19
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