Logique combinatoire Logique squentielle Laurent JEANPIERRE jeanpliutc 3

Logique combinatoire & Logique séquentielle Laurent JEANPIERRE <jeanpl@iutc 3. unicaen. fr> D’après le cours de Pascal FOUGERAY IUT de CAEN – Campus 3 Département Informatique

Contenu du cours l Logique combinatoire l l l Comparateur Additionneur Décodeur Multiplexeur UAL Logique séquentielle l l l Bascules Compteurs Registres Département Informatique 2

Circuit logique combinatoire l Circuit logique l l Portes logiques Algèbre de Boole l Les sorties ne dépendent que des entrées l Se lit « de gauche à droite » (Pas de boucles) Département Informatique 3

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Le comparateur l Compare 2 mots binaires S = 1 si identiques l S = 0 si différents l Département Informatique 5

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Le demi-additionneur l Somme de 2 bits X + Y = R S X 0 0 1 1 Département Informatique Y 0 1 R 0 0 0 1 S 0 1 1 0 7

L’additionneur complet l l l ½ additionneur : pas de retenue propagée On décompose X+Y + Rp = (R 1 S 1) + Rp = R 1(S 1+Rp) = Rf. Sf Entrées X+Y S 1 + Rp Final X Y Rp R 1 S 1 R 2 S 2 Rf Sf 0 0 0 1 0 0 0 1 0 1 1 0 1 0 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 1 1 1 Département Informatique 8

Additionneur Complet Additionneur n bits Département Informatique 9

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Le décodeur l Traduit Binaire lignes physiques Département Informatique 11

Ex: Décodage d’adresses l Processeur, 8 Ko de RAM (0000 h-1 FFFh) l 13 lignes d’adresses l Puces mémoire de 2 Ko (000 h-8 FFh) 11 lignes d’adresses l Ligne « Chip Select » (CS) l RAM 0 RAM 1 RAM 2 RAM 3 Décod 2>4 Département Informatique 12

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Le multiplexeur l Multiples informations canal unique l Sélection aiguillage : commande codée l Ex : Multiplexeur 4 bits Département Informatique 14

Multiplexeur (2) Département Informatique 15

Multiplexeur / Démultiplexeur l Ex : Transmission série h Compteur s 0 s 1 Département Informatique 16

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Unité Arithmétique & Logique l Cœur du microprocesseur l Opérations simples sur mots binaires Inversion (NON) l ET/OU l Addition l l Les UAL modernes font bien plus… Département Informatique 18

L’UAL (2) Département Informatique 19

Une UAL 1 bit Département Informatique 20

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Logique séquentielle l Circuit logique l l l Les sorties dépendent : l l l Portes logiques Algèbre de Boole des entrées des sorties précédentes Présence de « boucles » dans le circuit Entrées Circuit Sorties Combinatoire Entrées Département Informatique Circuit Séquentiel Sorties 22

Exemple : E S 1 S 2 E S 1 t S 2 t S 1 t+1 S 2 t+1 0 0 0 1 1 1 0 1 1 1 0 0 1 0 1 1 0 1 Département Informatique Transitoire ! Instable ! 23

Circuit synchrone / asynchrone l Présence de signaux transitoires Introduction d’une HORLOGE l Les résultats seront « justes » au prochain coup d’horloge l Alors le circuit est dit synchrone l l 4 temps différents t Département Informatique 24

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Les bascules bistables l Point - mémoire 1 bit l 2 états stables : 0 et 1 l Caractéristiques : 1 -2 entrées (+horloge si synchrone) l 2 sorties complémentaires Q et Q l n entrées prioritaires de positionnement asynchrone l Département Informatique 26

La bascule RS l 2 variantes (actives à 0 / 1) Département Informatique 27

Bascule RS (2) QQ R 0 q Sq 0 1 1 0 0 0 11 11 1 1 11 01 1 01 Département Informatique Final 0 11 Err. 1 1 mém 11 01 28

Bascule RS (3) QQ R 0 q Sq 0 1 1 0 0 0 11 1 01 1 1 0 01 0 0 Département Informatique Final 0 1 mém 1 0 Err. 0 01 29

La bascule RST ou RSH Département Informatique 30

La bascule D l Bascule de base : R=S=1 interdit l S = ⌐R = D Département Informatique 31

La bascule JK l La plus utilisée : S J, R K l J=K=1 bascule J 0 0 1 1 K 0 1 Q q 0 1 q Q q 1 0 q Effet Mémoire Mise à 0 Mise à 1 Bascule Département Informatique 32

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Les compteurs l Circuit logiques capables de compter ou décompter de 1 à chaque impulsion l Réalisés avec des bascules l Peuvent être Pré - chargeables (remplis à la main) l Synchrones (toutes sorties valides en même temps) l Asynchrones (des effets transitoires sont présents) l Département Informatique 34

Décompteur modulo 8 l Synchrone ou non ? Département Informatique 35

Décompteur modulo 8 (2) Département Informatique 36

Décompteur modulo 8 (3) l Dans la réalité… Décalages dus à un système asynchrone Département Informatique 37

Compteur modulo 4 synchrone Département Informatique 38

Générateur pseudo - aléatoire l « Rappel » mathématique : l l un polynôme primitif de degré n génère 2 n-1 valeurs différentes La valeur 0 bloque le générateur Ordre Polynôme Période Ordre Polynôme 1 1 + x 1 29 1 + x 29 3 1 + x 3 7 31 1 + x 31 4 1 + x 4 15 5 1 + x 2+ x 5 31 Période 29 536 870 911 2 147 483 647 1 + x 13 + x 33 8 mégas 6 972 x 6972593 + 102 098 959 593 x 3037958 + 1 (© 1993) 33 Département Informatique 39

Générateur aléatoire Premier modèle (Gallois) l L’entrée d’une bascule est La sortie de la précédente l la somme modulo 2 (XOR) de la précédente et de la dernière bascule l 1 +1*X Département Informatique +0*X 2 +X 3 40

Générateur aléatoire Second modèle (Fibonacci) l L’entrée de la première bascule est la somme modulo 2 (XOR) de certaines bascules 1*X 4 +0*X 3 +0*X 2 Département Informatique +1*X +1 41

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Les registres à décalage l Circuits logiques synchrones l Composés de bascules en série l Mémorise un mot binaire l Permet des décalages Mot original Décalage à gauche (x 2) Décalage à droite (/2) Département Informatique 0 1 0 0 0 1 1 1 0 0 43

Registres à décalage (2) l Ex : Décalage à droite l Mémoire coûteuse et peu pratique (1 porte pour chaque bit, n broches par mot mémoire) Département Informatique 44