Logick obvody Petr Praus Lubomr Pech Logick obvody

Logické obvody Petr Praus Lubomír Přech

Logické obvody • • Logická proměnná a úrovně Reprezentace logických funkcí Základní typy logických obvodů – hradla Kombinační a sekvenční logické obvody Skupiny logických integrovaných obvodů Monostabilní a bistabilní klopné obvody Čítače a registry Programovatelná logika

Logická proměnná • Proces rozhodování, tj. výběru odpovídajících si stavů nazýváme logickou operací a dvoustavové entity, se kterými pracujeme, logické proměnné. Hodnoty resp. stavy, které logické proměnné nabývají se označují zpravidla 1 a 0 (logická jednička a logická nula), případně H a L (high and low zejména v popisech elektronických schémat s logickými obvody) nebo také T a F (true a false, zejména v počítačových programech). • složitější logické funkce je možné realizovat kombinací těch nejjednodušších, které používají pouze dvou vstupních logických proměnných. Z těchto logických funkcí byly zvoleny dvě, které se používají pro reprezentaci všech ostatních. Těmito logickými funkcemi jsou tzv. logický součet a logický součin. Logický součet - OR reprezentuje rozhodování typu NEBO a logický součin - AND rozhodování typu A.

Pro logický součin platí pravdivostní tabulka: A 0 0 1 1 B 0 1 A. B 0 0 0 1 Pro logický součet platí pravdivostní tabulka: A 0 0 1 1 B 0 1 A+B 0 1 1 1 Kromě těchto dvou operací pro logické funkce dvou proměnných je třeba ještě zavést logickou funkci jedné proměnné - funkci negace, která přiřazuje logické proměnné tu hodnotu, kterou nemá, tj. logické nule jedničku a naopak.

Dvoustavové logické proměnné tvoří Booleovu algebru. Logický součin je průnikem a logický součet sjednocením, přičemž platí: zákon komutativní (A + B) = (B + A) (A. B) = (B. A) Zákon asociativní A + B + C = A + (B + C) = (A + B) + C A. B. C = A. (B. C) = (A. B). C zákon distributivní A. (B + C) = A. B + A. C A + (B. C) = (A + B). (A + C) Unární operace je tvoření inverze : A => non A vytvoří negovaný komplement logické proměnné.

Pomocí základních operací logického součtu, součinu a negace můžeme pro jednu logickou proměnnou vytvořit devět základních identit: 1. A = non (non A) 2. 3. 4. 5. 6. A. 1 = A A. 0=0 A. A=A A. non A = 0 A+1=1 7. A + 0 = A 8. A + A = A 9. A + non A = 1 identita invert identity logického součinu identity logického součtu De Morganovy teorémy pro dvě logické proměnné ve tvaru: non A. non B = non (A + B) non A + non B = non (A. B)

Definice logických signálů

Definice logických úrovní Vmax H VOH VIL VOL L Vmin

Porovnání logických standardů

Porovnání logických standardů vč. diferenciálních

Reprezentace logických úrovní elektrickým napětím Pro hradla TTL (transistor-transistorlogic) jsou příslušné intervaly : Uvst(0) = max. 0, 8 V Uvst(1) = min. 2 V neboli pro logickou “ 0” je povolený interval vstupních napětí 0 - 0. 8 V pro logickou “ 1” 2 - 5 V. Hradlo samo má zaručovaná výstupní napětí: Uvýst(1) = min. 2, 4 V Uvýst(0) = max. 0, 4 V Negativní logika Pozitivní logika tj. hluboce v povolené toleranci napětí vstupních. Napájecí napětí je (5± 0, 25) V Přiřazení logických stavů “ 0” a “ 1” napěťovým úrovním je libovolné a záleží na přístroji, jakého přiřazení používá. Pakliže stav logické “ 0” odpovídá nižšímu napětí na výstupu logického členu nežli stav logické “ 1”, hovoříme o tzv. pozitivní logice. Je-li tomu naopak, tj. logické “ 0” odpovídá vyšší napětí nežli logické “ 1”, pak se jedná o negativní logiku. Přitom je třeba zdůraznit, že nezáleží na velikosti napětí, obě mohou být kladná nebo obě záporná nebo jedno kladné a druhé záporné; pakliže logická “ 1” odpovídá kladnějšímu napětí, jedná se o pozitivní logiku, jinak je to logika negativní.

Základní obvodová reprezentace hradel Hradlo OR Hradlo AND X Y X+Y X Y X. Y 0 0 0 0 1 1 0 1 0 1 1 0 0 1 1 1

Funkce NOT Transistorový zesilovač pracující ve spínacím režimu namísto v lineárním Zvětšuje-li se proud do báze, kolektorové napětí klesá tak, jak to odpovídá výstupním charakteristikám a zatěžovací přímce. Od určitého proudu báze se napětí UCE prakticky nesnižuje - transistor je ve stavu nasycení. Je to stav, kdy emitorový i kolektorový přechod jsou pólovány v propustném směru a napětí mezi kolektorem s emitorem je dáno rozdílem napětí na přechodu báze-emitor a na přechodu báze - kolektor. U Si tranzistoru je toto saturační napětí Usat přibližně 0, 2 V. Báze je nasycena minoritními nosiči náboje a veškerý přírůstek proudu báze jde na úkor přírůstku proudu emitoru. Zvyšováním kolektorového proudu Usat roste a tuto závislost lze aproximovat přímkou, jejíž směrnice se nazývá saturační odpor Rsat.

Technologie provedení logických obvodů Hybridní (složené z aktivních (tranzistory, diody, monolit. IO) a pasivních (R, C, L) součástek: např. A/D a D/A převodníky) Monolitické IO (jeden polovodičový čip typu s různou hustotou integrace – SSI do 20, MSI do 100, LSI, VLSI) Systémy LO: Historie: (napájení >= 5 V, spotřeba až m. A/hradlo, pomalé >50 ns) DCTL (Direct-Coupled-Transistor-Logic) DTL (Diode-Transistor-Logic) RTL (Resistor-Transistor-Logic), TTL a Schotky TTL, ECL PMOS, NMOS Dnes: (napájení od 1. 2 V, spotřeba pod µA/hradlo, rychlé až ~ ns) CMOS

Hradlo NAND (TTL) Je=li na 1, nebo více vstupech logická 0, jsou tranzistory T 4 a T 3 uzavřeny a odpor R 1 zaručuje nasycení T 5. Ten slouží nyní jako emitorový sledovač pro výstupní napětí. Je-li na všech vstupech logická 1, T 2 pracuje v inverzním režimu. T 4 je saturován a T 3 je vybuzen. Napětí na kolektoru T 4 je přibližně UD + UCEsat. Aby byl T 5 uzavřen (má na bázi napětí UC 4) je do obvodu vložena dioda D, která posunuje napětí emitoru T 5 na napětí UD + UCEsat. T 3 je tedy otevřen a T 5 uzavřen. Na výstupu je napětí UCEsat, což je napětí logické 0 - vstupy realizovány víceemitorovým tranzistorem - na konci hradla zabudován koncový stupeň = vyšší zatížitelnost hradla - omezení záporných napěťových špiček na vstupech hradla byly vstupy opatřeny ochrannými diodami - typická hodnota zpoždění impulzu cca 10 – 12 ns

- Na TTL hradlo v uvedeném zapojení může být zapojeno až 20 dalších hradel stejného typu (logický zisk = 20) - Dvojčinný stupeň však neumožňuje propojení několika výstupů hradel NAND paralelně. K tomu je zapotřebí buď dalšího hradla typu OR, nebo použijeme hradel s tzv. otevřeným kolektorem. Schematické zapojení hradla NAND s otevřeným kolektorem :

Do výstupního obvodu je nutné zapojit vnější odpor, na který však můžeme připojit další hradlo s otevřeným kolektorem : Y= non (A. B). non (C. D) = non (A. B + C. D) wired OR

Používané symboly a funkce pro jednotlivé typy hradel a specifikace řady TI AND NOR NAND Invertor Buffer

Technologie CMOS Obvody s tranzistory MOS sice nevyžadují k ovládání prakticky žádný proud (kromě proudu nabíjejícího parazitní kapacity mezi řídicí elektrodou a kanálem), ale v sepnutém stavu odebírají ze zdroje proud, který se tepelně disipuje v zátěži. Snížení spotřeby umožnil rozvoj technologie výroby integrovaných MOSových obvodů s tranzistory MOS s obohacenými kanály typu P a N na jediném čipu. To umožnilo realizaci komplementárních MOSových obvodů (CMOS). Invertor CMOS se liší od invertoru typu MOS tím, že jeho zátěž je tvořena MOS tranzistorem opačné polarity a řídicí elektrody obou tranzistorů jsou spojeny. Prahová napětí jsou volena tak, aby při vstupním napětí rovném logické nule nebo jedničce byl vždy otevřen pouze jeden z obou tranzistorů. Tranzistory tak fungují prakticky jako spínače, které spínají výstup buď na napájecí napětí E, nebo k zemi. Pokud nezatěžujeme výstup obvodu, je spotřeba v klidovém stavu prakticky nulová. Výstup obvodu má relativně velice malou impedanci v obou stavech (řádově stovky ohmů), což umožňuje propojovat jednotlivá pouzdra s obvody prostřednictvím tištěných spojů. Jednoduchost obvodů umožňuje sdružovat je ve značné hustotě na čipu a vytvářet tak obvody typu LSI a VLSI. Operační paměti a mikroprocesory počítačů se vyrábějí téměř výhradně technologií MOS nebo CMOS.

NAND (CMOS) NOR (CMOS) V obvodech MOS a CMOS je nutno chránit vstupní elektrodu před průrazem vysokým statickým napětím! Nejběžnější ochrana je pomocí Zenerovy diody, která je zapojena mezi substrát (normálně uzemněný) a řídící elektrodu. Tato dioda v normálním režimu nevede a otevírá se pouze dosáhne-li napětí na řídící elektrodě určité hodnoty. V integrovaném obvodu je ochrana nutná pro vstup všech hradel, která jsou vyvedena ven z pouzdra a většinou je již součástí obvodu.

Kombinační a sekvenční logické obvody • Kombinační obvody – Výstup je jen logickou funkcí vstupů (se zpožděním daným technologii LO) Yi = F(Xj) • Sekvenční obvody – Obsahují vnitřní stavy Q (paměť) Yi = O(Xj, Qk) … výstupní funkce Qkn+1 = P(Xj, Qkn). . . přechodová funkce Změna Qkn => Qkn+1 v rozhodných okamžicích – Asynchronní SLO – Synchronní SLO

Sekvenční logické obvody - popis a implementace • Stavový diagram, tabulka • Konečný stavový automat – Mealyho stavový stroj Zi = O(Xj, Qk) – Moorův stavový stroj Zi = O(Qk)

Kombinační logické systémy Výstupní stav takového systému závisí pouze na okamžitých stavech (kombinaci) vstupních logických proměnných. Při jejich změně dochází ke změně výstupního stavu se zpožděním, daném jen dobou průchodu signálu přes použité elektronické obvody. logická hradla - hradla implementují základní logické funkce jedné, dvou a více logických proměnných (INV, AND, OR, NAND, NOR, AND-NOR, XOR)

Přehled značení logických obvodů ve schématech Původní norma TI Nová norma

Hradlo Exclusive OR A B Y 0 0 1 1 1 0 Sčítá dvě binární čísla o jednom bitu (polosčítačka). Výsledek nabude hodnoty 0 když obě čísla budou 0 , hodnoty 1 je-li jedno z nich 0 a druhé 1. Jsou-li obě čísla rovna 1, pak součet bude opět 0, ale je potřeba ještě vytvořit přenos do eventuálního následujícího bitu

Ekvivalence (jednobitový logický komparátor) Společně s Exclusive-OR je základem sčítaček A B Y 0 0 1 0 1 0 0 1 1 1

Dekodéry Jsou důležitými kombinačními logickými obvody - slouží k převodu informace vyjádřené v jednom kódu na jiný. vstupy výstupy A B C 1 C 2 C 3 C 4 0 0 1 0 0 1 0 0 0 1 Dekodér 1 z N, který převádí slovo z binárního kódu na kód N proměnných, kde každá proměnná je vedena po samostatném vodiči. Zapojení je pro N = 4

Sekvenční logické systémy Kombinace hradel a pamětí (klopných obvodů) Generují výstupní stav na základě hodnoty vstupních logických proměnných a na základě předchozí hodnoty výstupu. Výstup těchto obvodů je tedy definován jen tehdy, je-li definována časová posloupnost (sekvence) změn vstupních hodnot. Logická síť pracuje jako synchronně řízená posloupností impulzů, které jsou přiváděny externího generátoru. Změna stavu výstupu logické sítě pak závisí jednak na stavu vstupů sítě při přítomnosti impulsu a jednak může záviset na historii stavu vstupů při přítomnosti předchozích impulzů. Řídící impulzy nazýváme hodinovými impulzy. Sekvenční obvody musí obsahovat elektronické prvky, které jsou schopny si pamatovat informace minimálně po dobu mezi dvěma hodinovými impulzy.

Parametry impulzu doba zpoždění doba náběhu (čelo) Další parametry – perioda , opakovací kmitočet, střída aj. trvání impulsu doba doběhu (týl) Vznik zákmitů, přenos impulsu, zpoždění, přizpůsobení

Klopný obvod RS Základním obvodem, který je schopen setrvat v určitém stavu (logické 0 nebo 1) bez aplikace vnějších logických úrovní (mimo napájecí napětí ovšem) je tzv. paměťová buňka, neboli klopný obvod. Nejjednodušší klopný obvod vytvoříme pomocí dvou invertorů, kterým křížem propojíme vstupy a výstupy Chceme-li do paměťové buňky “zapisovat”, tj. nastavovat výstup Q do úrovně 0 nebo 1, musíme použít místo prostých invertorů dvojvstupová hradla NAND a propojit je společně se dvěma invertory

V sekvenčním logickém systému je třeba, aby nastavení nebo nulování klopných obvodů probíhalo synchronně s hodinovými impulzy : Rn Sn Qn+1 0 0 Qn 0 1 1 1 0 0 1 1 ? Dvouvstupová hradla NAND otevíráme hodinovými impulzy - je-li úroveň na hodinovém vstupu logická 0 (stav mezi dvěma impulzy), nezmění klopný obvod svůj stav; pamatuje si jej po dobu mezi dvěma hodinovými impulzy. Jsou-li vstupy R a S uzemněny (je-li na nich logická 0), pak na výstupech řídících hradel je logická 1 nezávisle na úrovni hodinového vstupu. Výstupy Q a non Q zůstávají proto na úrovni, do které se dostaly před tím, než jsme na oba vstupy R a S logickou 0 přivedli. Přivedením logické nuly na oba vstupy R i S zablokujeme tedy stav výstupů Q a non Q, které jsou nyní nezávislé na hodinových impulsech.

Dvojčinný klopný obvod J-K (klopný obvod J-K typu master-slave) Pro odstranění neurčitého stavu klopného obvodu R-S byl navrhnut tzv. dvojčinný klopný obvod J-K. Zapojení obsahuje dva řízené klopné obvody R-S, u nichž výstupy Q a Q non prvního jsou navázány na vstupy S a R (po řadě) druhého. Druhý klopný obvod se řídí invertovanými hodinovými impulsy a zpětná vazba je vedena z výstupu druhého klopného obvodu na vstup prvního. První klopný obvod se nazývá řídicí (master), druhý klopný obvod je řízený (slave) : Jn Kn Qn+1 0 0 Qn 1 0 1 0 1 1 Non Q S ↑ hodinového impulzu se nastavuje úroveň na výstupech řídícího obvodu - řízený obvod je uzavřen, neboť úroveň na jeho hodinovém vstupu je 0. S ↓ hranou hodinového impulzu se uzavírá vstup řídícího klopného obvodu a stav na jeho výstupu je kopírován řízeným klopným obvodem. Jeho výstupní úrovně jsou vedeny zpětnou vazbou na vstup řídícího obvodu, tam však nezpůsobí žádnou změnu, neboť tentokrát je řídící obvod uzavřen (C = 0). Asynchronní vstupy jsou zavedeny do řídicího klopného obvodu. Nastavíme-li jimi řídící klopný obvod, přesune se tato informace do řízeného klopného obvodu okamžitě (je-li C = 0), neboť mezi hodinovými impulzy je C = 0, tedy non C = 1; řízený klopný obvod, ovládaný signálem non C, je tedy otevřen.

Klopný obvod typu D vznikne z obvodu typu J-K, vložíme-li invertor mezi vstupy J a K tak, že K je komplementem J : Dn Qn+1 1 1 0 0 Obvod mění svůj stav při náběžné hraně hodinového impulzu. V případě, že D obvod sestavíme z obvodu J-K typu master - slave, mění se stav s týlovou hranou hodinového impulzu. Klopné obvody typu D mohou sloužit jako paměti binární informace, která se vybaví hodinovým impulzem k dalšímu zpracování.

Klopný obvod typu T Mění svůj stav při každém hodinovém impulzu, tedy Qn+1 = non Qn. Z pravdivostní tabulky obvodu J-K je vidět, že tuto funkci plní obvod J-K pro J = K = 1. Obvod typu T má tedy dva vstupy - vstup T (spojené vstupy J-K) a vstup pro hodinové impulsy. Je-li T = 1 , obvod se překlápí, Qn+1 = non Qn, je-li T = 0, obvod zůstává překlopen do původního stavu; Qn+1 = Qn. Tato funkce obvodu T se využívá v synchronních čítačích. Pokud nepotřebujeme obvod T elektricky ovládat, vystačíme s obvodem typu D , u něhož spojíme výstup non Q se vstupem D, kdy Qn+1 = non Qn. Tn Qn+1 1 non Qn 0 Qn

Monostabilní klopný obvod Obvody si zachovává na výstupu stabilní pouze jeden stav, který se na definovaný časový okamžik poruší spouštěcím impulzem. Spouštěcí impulz může být delší nebo kratší než výstupní impuls. Umožňuje zkracování a prodlužování impulzů

Astabilní klopný obvod Generátor pravoúhlých kmitů s obvodem 74123

Čítače Asynchronní čítač vpřed Sériově spojené klopné obvody T, vytvořené pomocí obvodu J-K připojením obou vstupů na logickou 1. Jednotlivé klopné obvody mění stav výstupu při každé sestupné hraně na svém hodinovém vstupu. Překlápění obvodů se tedy řídí v podstatě dvěma pravidly: 1. Výstup Q 0 obvodu T 1 mění svůj stav při každé sestupné hraně vstupních impulzů, 2. Všechny ostatní výstupy mění svůj stav právě když předcházející klopný obvod mění stav výstupu Q z 1 do 0. Aplikací těchto pravidel dostáváme tvar signálu na výstupech Q 0 - Q 3. Stav výstupů Q 0 - Q 3 je přesně binární reprezentace čísla, udávajícího pořadí vstupního hodinového impulzu. Takovýto řetězec klopných obvodů čítá v binární soustavě. Pro názorné zobrazení příslušného čísla je však třeba užít dekodéru, tj. logické sítě s 16 výstupy tak, aby při každé kombinaci jednotlivých bitů byl na logické úrovni 1 právě jeden z výstupů.

Synchronní čítače U asynchronních čítačů až změna stavu z 1 do 0 předcházejícího obvodu způsobí změnu stavu následujícího obvodu. Dokud celý řetězec nedosáhne ustáleného stavu, nelze jeho výstupy synchronně (v jednom okamžiku) odečíst a je nefunkční pokud odezva na vstupní impuls je srovnatelná s dobou mezi jednotlivými impulzy. U synchronního čítače je na klopné obvody přiveden vstupní impulz synchronně. V tom případě je však třeba zabezpečit, aby měnily stav jen ty klopné obvody, u kterých je to požadováno. Zde se plně využívá funkce obvodu typu T. Pomocí řídící logiky se ze stavu výstupů předcházejících obvodů určuje logická úroveň vstupu T a tedy skutečnost, zda klopný obvod změní nebo nezmění stav při aplikaci následného hodinového impulsu. Čítač se tak v době mezi impulsy “připravuje” na zpracování následného hodinového impulzu. Použitím následujícího zapojení lze zhruba zdvojnásobit pracovní frekvenci čítače ve srovnání s asynchronním. Využitím asynchronních vstupů klopných obvodů lze před započetím čítání nastavit počáteční stav čítače, tj. provést předvolbu.

Vratný čítač Umožňuje podle stavu řídícího vstupu čítání impulzů buď vpřed nebo vzad. Asynchronní čítač vzad získáme tak, že místo výstupu předchozího klopného obvodu (Qn) připojíme na hodinový vstup následujícího obvodu (Qn+1) předchozí negovaný výstup ( non Qn). 1 vpřed 0 vzad

Registr Kombinaci n klopných obvodů, schopnou zapamatovat si n-bitovou informaci nazýváme registrem. Spojíme-li výstup klopného obvodu se vstupem následujícího klopného obvodu atd. , dostáváme posuvný registr. Pro posuvný registr jsou nezbytné dvojčinné obvody typu J-K. Pokud je posuvný registr vybaven sériovým vstupem dat je první klopný obvod opatřen invertorem mezi vstupy J a K , čímž je vytvořen z tohoto klopného obvodu klopný obvod typu D. Hradla typu NAND v nastavovacích vstupech klopných obvodů slouží k tomu, aby se všech pět klopných obvodů po nastavení informace na jednotlivých vstupech PS 0 PS 4 mohlo nastavit jediným impulzem.

Sériový vstup dat - data na sériovém vstupu registru jsou synchronizována s hodinovými impulsy tak, že při aplikaci hodinového impulsu do registru je na sériovém vstupu nastaven jeden z datových bitů počínaje od nejméně významného (LSB). Při prvním hodinovém impulsu je tedy na vstupu registru (KO 4) nejméně významný bit, který se ↓ hranou impulsu přesune na výstup Q 4, atd. Paralelní vstup dat - vstupy PS 0 - PS 4 jsou od nastavovacích vstupů klopných obvodů odděleny hradly NAND, která umožňují blokovat vnější vstupy a zapsat informaci jediným impulsem do vstupu nastavení registru. Kruhový registr - Spojíme-li výstup Q 0 se sériovým vstupem registru, opakuje se na výstupech Q 0 - Q 4 táž informace vždy po pěti hodinových impulsech.

Programovatelná logika • Logická funkce IO se definuje programovacím předpisem • PLA, PAL, GAL, CPLD, FPGA …

Programovatelná logika - FPGA • • Velká kapacita – až milióny ekvivalentních hradel, kb-Mb RAM, stovky I/O Vysoké pracovní frekvence – i více než 300 MHz Flexibilita návrhu Spec. aplikace – radiační odolnost, zapouzdřené procesory, podpora DDR, serdes (seriové přenosy typu SATA, PCI-e) aj. IP