Lgica Programvel PTC 2527 EPUSP 2006 Guido Stolfi

Lógica Programável PTC 2527 – EPUSP - 2006 Guido Stolfi

Especializações dos Circuitos Lógicos RAM A/D CPU D/A ROM “GLUE LOGIC” POWER PERIFÉRICOS 2

Lógica Discreta (SSI - MSI) • Baixa Densidade • Alto Consumo • Baixa Confiabilidade • Baixo Desempenho • Diversidade de Ítens em Estoque 3

Consumo, Desempenho, Confiabilidade Elementos Parasíticos Materiais diferentes Soldas Terminal Buffer Lógica Buffer Terminal 4

Lógica Integrada "Custom" (LSI) • Alto Custo Inicial • Longo Tempo de Desenvolvimento • Projeto inalterável a posteriori • Fornecedor único 5

Lógica Programável • • • Alta Velocidade Alta Densidade Baixo Consumo Facilidade de Projeto Baixo "Time to Market" Possibilidade de Alterações Posteriores no Projeto • Inviolabilidade do Projeto 6

Dispositivos de Lógica Programável (PLD) • • • PROM (Programmable Read-Only Memory) PAL (Programmable Array Logic) EPLD (Eraseable Programmable Logic Device) EEPLD (Electrically Eraseable PLD) CPLD (Complex PLD) FPGA (Field Programmable Logic Array) 7

Lógica com Memórias PROM • Tabela Verdade PROM Entradas (Endereços) Saídas (Dados) 8

Estrutura de uma PROM Matriz OR (Programável) Saídas Matriz AND (Fixa) Entradas 9

Estrutura de uma PAL Matriz OR (Fixa) Saídas Matriz AND (Programável) Entradas 10

Bloco Lógico de uma PAL Combinatória Saída Entradas Realimentação 11

PAL Sequencial (c/ Flip-Flop) 12

Elemento Programável com Fusível (PAL) 13

Elemento Programável com MOSFET de Porta Flutuante (EPLD)

Elemento Programável com RAM (FPGA) 15

Topologia (“Floorplan”) de um Dispositivo de Lógica Programável 16

Célula Lógica de uma EPLD 17

Bloco de Entrada / Saída de uma EPLD 18

Interconexões entre Blocos 19

EPLD de Alto Desempenho 20

EPLD x FPGA • Vantagens da EPLD • Não volátil (Pronta ao ligar) • Segurança do projeto • Imunidade a interferências • Vantagens da FPGA • Maior densidade • Menor custo (fabricação e teste) • Maior flexibilidade 21

FPGA com Blocos de Memória RAM 22

Bloco Lógico de uma FPGA 23

Bloco de E/S de uma FPGA 24

Terminação para E/S Desbalanceada 25

Padrões de Interfaces Digitais Tipo VCC (V) VREF (V) VTT (V) RS ( ) RT LVCMOS 3. 3 1. 5 - - - LVCMOS 18 1. 8 0. 9 - - - HSTL 1. 5 0. 75 0 50 SSTL 3 3. 3 1. 5 25 50 SSTL 2 2. 5 1. 25 25 50 GTL - 0. 8 1. 2 0 50 GTL+ - 1. 0 1. 5 0 50 LVDS 2. 5 - - 100 26

Terminação Balanceada (LVDS) 27

Roteamento de Sinais na FPGA 28

Distribuição de Clock 29

Retardo Zero com Delay Lock Loop (DLL) 30

Modelo de Atrasos de Propagação 31

Atrasos Internos (Modo Combinatório) 32

FPGA de Alto Desempenho 33

Roteamento de Alto Desempenho 34

Interface Serial Gigabit (1 ~10 Gb/s) 35

Ferramentas de Desenvolvimento para PLD's " Captura de Diagramas Esquemáticos (Interface Gráfica) " Linguagem de Descrição de Hardware (Texto) " Simuladores " ISP (In System Programming)

Interface JTAG – Joint Test Action Group 37

Tendências para Lógica Programável " Alta Complexidade ( > 1 Milhão de Portas) " Alta Velocidade (Clocks > 300 MHz) " " Integração de Macroblocos (RAM, PLL, DSP, CPU, Multiplicadores, ALUs, etc. ) Diversos Padrões de I/O (LVCMOS, GTL, LVDS, etc. ) " Interfaces seriais (Gigabit, Rocket. IO, etc. ) " Programação por Setores " Atualização Remota do Hardware 38

Uso de Lógica Programável no Ciclo de Vida de um Projeto Protótipo (PLD) Cabeça de Série (PLD) Série Piloto (PLD) Pequenas Quantidades (PLD) Médias Quantidades (PLD) Grandes Quantidades (Custom LSI)