Les circuits squentiels L additionneur 4 bits Analyse
Les circuits séquentiels L ’additionneur 4 bits Analyse des périodes d ’activités Les automates La synthèse des automates
Objectif Nous allons découvrir comment synthétiser une fonction à partir d ’un circuit séquentiel. .
L’additionneur 1 bit rs Additionneur s a b re
L’additionneur 4 bits à propagation Nous allons analyser les séquences d ’activités des additionneurs 1 bit en fonction du temps. bo ao b 1 a 2 r 1 r 0 r-1 b 2 b 3 a 3 r 2 1 Bit r-1 1 Bit so s 1 s 2 s 3 r 3
L’additionneur 4 bits à propagation Intervalle 0 -2 bo ao b 1 a 2 r 1 r 0 r-1 b 2 b 3 a 3 r 2 1 Bit r-1 1 Bit so s 1 s 2 s 3 inactif Actif r 3
L’additionneur 4 bits à propagation Intervalle 2 -4 bo ao b 1 a 2 r 1 r 0 r-1 b 2 b 3 a 3 r 2 1 Bit r-1 1 Bit so s 1 s 2 s 3 inactif Inactif r 3
L’additionneur 4 bits à propagation Intervalle 4 -6 bo ao b 1 a 2 r 1 r 0 r-1 b 2 b 3 a 3 r 2 1 Bit r-1 1 Bit so s 1 s 2 s 3 Inactif inactif r 3
L’additionneur 4 bits à propagation Intervalle 6 -8 bo ao b 1 a 2 r 1 r 0 r-1 b 2 b 3 a 3 r 2 1 Bit r-1 1 Bit so s 1 s 2 s 3 Inactif inactif r 3
L’additionneur Si a chaque intervalle de temps un seul additionneur est actif, il doit être possible de réaliser un circuit avec une seul additionneur. 1 Bit r-1 Nous allons tenter de voir comment réaliser ce circuit.
L’additionneur Analysons le fonctionnement en fonction des intervalles de temps. 1 Bit bo r-1 ao 1 Bit r-1 so b 1 r 0 a 1 1 Bit s 1 r-1 b 2 r 1 a 2 1 Bit s 2 b 3 a 3 r 2 1 Bit s 3 r 3
L’additionneur t 0 a 0 b 0 1 Bit r-1 bo r-1 ao 1 Bit r-1 t 0 so b 1 r 0 a 1 1 Bit s 1 b 2 r 1 a 2 1 Bit s 2 b 3 a 3 r 2 1 Bit s 3 r 3
L’additionneur t 0 t 1 a 0 s 0 b 0 1 Bit r-1 bo r-1 ao 1 Bit r-1 t 0 so r 0 b 1 r 0 t 1 a 1 1 Bit s 1 b 2 r 1 a 2 1 Bit s 2 b 3 a 3 r 2 1 Bit s 3 r 3
L’additionneur t 1 a 1 s 0 b 1 1 Bit r-1 r 0 bo r-1 ao 1 Bit r-1 t 0 so r 0 b 1 r 0 t 1 a 1 1 Bit s 1 b 2 r 1 a 2 1 Bit s 2 b 3 a 3 r 2 1 Bit s 3 r 3
L’additionneur La retenue doit être disponible en entrée. t 1 a 1 s 0 b 1 1 Bit r-1 r 0 bo r-1 ao 1 Bit r-1 t 0 so r 0 b 1 r 0 t 1 a 1 1 Bit s 1 b 2 r 1 a 2 1 Bit s 2 b 3 a 3 r 2 1 Bit s 3 r 3
L’additionneur t 1 t 2 a 1 s 1 b 1 1 Bit r-1 r 0 bo r-1 ao 1 Bit r-1 t 0 so r 1 b 1 r 0 t 1 a 1 1 Bit s 1 b 2 r 1 t 2 a 2 1 Bit s 2 b 3 a 3 r 2 1 Bit s 3 r 3
L’additionneur t 2 a 2 s 1 b 2 1 Bit r-1 r 1 bo r-1 ao 1 Bit r-1 t 0 so r 1 b 1 r 0 t 1 a 1 1 Bit s 1 b 2 r 1 t 2 a 2 1 Bit s 2 b 3 a 3 r 2 1 Bit s 3 r 3
L’additionneur t 2 a 2 s 1 b 2 1 Bit r-1 r 1 bo r-1 ao 1 Bit r-1 t 0 so r 1 b 1 r 0 t 1 a 1 1 Bit s 1 b 2 r 1 t 2 a 2 1 Bit s 2 b 3 a 3 r 2 1 Bit s 3 r 3
L’additionneur t 2 t 3 a 2 s 2 b 2 1 Bit r-1 r 1 bo r-1 ao 1 Bit r-1 t 0 so r 2 b 1 r 0 t 1 a 1 1 Bit s 1 b 2 r 1 t 2 a 2 1 Bit s 2 b 3 a 3 r 2 1 Bit t 3 s 3 r 3
L’additionneur L ’utilisation ici d ’un registre permet de mémoriser la retenue t-1. t 3 a 3 b 3 s 2 1 Bit r-1 r 2 Mémoire Horloge
L’additionneur Réalisation d ’un additionneur à partir d ’un circuit séquentiel. 1 Bit r-1 Mémoire Horloge
Les circuits séquentiels o Un circuit séquentiel est un circuit dont les sorties dépendant des entrées et de l ’état du système. o Etat : ce qu’il faut mémoriser de l’histoire du passé, c-a-d jusqu’à l’instant t+1, pour pouvoir déterminer les sorties présentes S(t).
Les automates d’états finis e(ti) s(ti+1) Logique r-1 combinatoire q(ti+1) q(ti) état de l’automate Horloge
Les automates d’états finis e(ti) s(ti+1) Logique r-1 combinatoire q(ti) Automate d’états finis q(ti+1) état de l’automate Horloge
Les automates d ’états finis Un automate est un être mathématique dont la réponse à un stimulus extérieur dépend de ce stimulus et de l ’état interne de l ’automate. Un automate fini a un nombre fini d ’états internes. Les stimulus sont susceptibles de faire passer l ’automate d ’un état à un autre état. L ’automate est entièrement déterminé par la donnée de ses fonctions de transition qui fournissent le nouvel état et la réponse en fonction de l ’ancien état et du stimuli.
Synthèse d’un circuit séquentiel o Pour réaliser la synthèse d’un circuit séquentiel il faut : – 1 déterminer le graphe des états (diagramme de transitions) ; – 2 déterminer le nombre de bascules ; – 3 construire la table d’états ; – 4 réaliser les circuits combinatoires associés aux entrées des bascules et aux sorties
Synthèse d’un additionneur Nous allons tenter de réaliser la synthèse d ’un additionneur à l ’aide d ’un circuit séquentiel. Vue externe Additionneur
Diagramme de transition : graphe d’état État : ce qu’il faut mémoriser de l’histoire du passé, c-a-d jusqu’à l’instant t+1, pour pouvoir déterminer les sorties présentes S(t) Dans notre exemple , il y a deux états internes : Etat 1 = Retenue ; Etat 2 = Pasretenue. Etats Etat Additionneur
Synthèse d’un additionneur (graphe d’état) Après avoir défini les états, il faut compléter le graphe par les transitions du systèmes. Entrées/sortie Une fonction de transition définit l ’évolution d ’un automate sous l ’effet d ’un stimulus externe. Etat Transition Etats Etat Additionneur Représentation Mealey :
Synthèse d’un additionneur (graphe d’état) 01/1 Voici le graphe de transition complet 00/0 de l ’additionneur. Nous allons vérifier son comportement à partir d ’un certains nombres de stimulus d ’entrées. 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (graphe d’état) t+5 t+4 01/1 1 0+1 1 t+3 1+0 1 t+2 0+0 0 t+1 0 t 1+1 00/0 10/1 Aucune retenue 11/0 00/1 une retenue Additionneur 11/1 01/0 10/0
Synthèse d’un additionneur (table des états) 01/1 J’ai vérifié sur un jeu d’entrées non exhaustif que le graphe semble bien correspondre au comportement attendu de mon système. La construction du graphe est l ’étape la plus délicate. 00/0 10/1 Aucune retenue 11/0 00/1 une retenue 11/1 01/0 10/0
Représentation sous forme de table Pour synthétiser mon circuit, on représente ce graphe par une table des états. a b EPresent s EFutur 0 0 1 1 AR UR AR AR AR UR UR UR 0 1 1 0 0 1 01/1 00/0 10/1 AR 11/0 00/1 UR 11/1 01/0 10/0
Codage des états 01/1 Codage des états Nombre de bascules 00/0 0 Il y a deux états : Etat aucune retenue est codé 0 Etat une retenue est codé 1 Le nombre de bascules est donnée par : 2 nb. B>= nb Etats 10/1 11/0 00/1 1 nb B=1 11/1 01/0 10/0
La table des états On remplace le nom de l ’état par son code. a 0 0 1 1 b 0 0 1 1 EPresent s 0 1 0 1 0 1 1 0 0 1 EFutur 0 0 0 1 1 1 A partir de cette table il est facile de déterminer les fonctions logique donnant la sortie et l ’état. 01/1 00/0 10/1 0 11/0 00/1 1 11/1 01/0 10/0
Synthèse d’un additionneur (schéma) Les équations sont réalisées à l ’aide de circuits combinatoires. s a b rs D État à mémoriser
Synthèse d’un additionneur (schéma) s a b Logique combinatoire rs D Registres d’etats
Remarques : Mealey/Moore 00 01/1 00/0 10/1 11/0 00/1 UR S=0 AR 00 00 AR S=1 UR UR S=1 00 11/1 01/0
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