LES BUS NUMERIQUES Bus parallles Les bus onchip
LES BUS NUMERIQUES Bus parallèles Les bus on-chip N° 03_Bus_onchip 1
LES BUS ON-CHIP Sommaire z Première partie: Présentation z Deuxième partie: Le bus IBM Core. Connect™ z Troisième partie: Le bus ARM AMBA 2
LES BUS ON-CHIP 1 ière partie: Présentation Sommaire - Repère z Première partie: Présentation y Les System On Chip (So. C) y Spécificités des bus on-chip 3
LES BUS ON-CHIP 1 ière partie: Présentation Les System On Chip (So. C) z Les technologies des semi-conducteurs évoluent très vites: 4
LES BUS ON-CHIP 1 ière partie: Présentation Les System On Chip (So. C) z Elles autorisent des densités d ’intégration énorme y Exemple: En 0. 18µm, il existe des matrices de 8 millions de portes z Définition d ’un So. C: y Circuit (ASIC/FPGA) intégrant tout ou partie de l ’électronique requise pour une application y Intègre généralement un ou plusieurs processeurs et des périphériques y Un So. C peut être purement numérique ou mixte 5
LES BUS ON-CHIP 1 ière partie: Présentation Les System On Chip (So. C) z Architecture d ’un So. C: z Il est possible d ’avoir: y Plusieurs bus hautes performances y Plusieurs bus périphériques y Les bus sont couplés par des « Bridges » 6
LES BUS ON-CHIP 1 ière partie: Présentation Spécificités des bus on-chip z Pourquoi faut-il des bus particuliers pour les So. C? y Structures synchrones y Éviter d ’avoir des états indéfinis: Pas de buffers 3 états y Pas de collecteurs ouverts z Conséquences: y Les bus on-chip comportent beaucoup de lignes et des bus de données en écriture et en lecture séparés y 2 familles: x Matrices de commutation ou crossbar x Multiplexeurs z Ce qui existe: y VSIA: Organisme multi-industriels x A défini les principes à respecter pour un bus on-chip y Plusieurs standards existent: x IBM : x ARM : x Sonics. . . Core. Connect™ AMBA 7
LES BUS ON-CHIP 2 ième partie: Le bus IBM Core. Connect™ Sommaire - Repère z Deuxième partie: Le bus IBM Core. Connect™ y Présentation générale y Bus PLB y Bus OPB 8
LES BUS ON-CHIP 2 ième partie: Le bus IBM Core. Connect™ Présentation générale Bus hautes performances PLB Bus périphériques OPB Device Control Register bus 9
LES BUS ON-CHIP 2 ième partie: Le bus IBM Core. Connect™ Bus PLB z Le bus y Entièrement synchrone y Architectures 32 et 64 bits, extensibles à 128 et 256 bits y Data bus écritures et lectures séparés, pour: x autoriser des transferts simultanés à hauts débits x éviter les conflits lors des transitions lecture / écriture y Transferts de bursts de longueur fixe de mots sur 8, 16, 32, 64 bits y Bus adresses pipeliné y Gère les interruptions des échanges y Transferts DMA y Pas de signaux 3 états y Gestion des mémoires caches (transferts de lignes) y Gestion des « atomic instructions » y Supporte les transferts non alignés z L ’arbitre y y Supporte jusqu'à 16 maîtres 4 niveaux de priorité Phase d ’arbitrage masqué par les transferts de données en cours Intègre un mécanisme de re-arbitrage avec watchdog 10
LES BUS ON-CHIP 2 ième partie: Le bus IBM Core. Connect™ Bus OPB z Le bus y Entièrement synchrone y Bus adresses 32 bits y Bus données 32 bits y Supporte les transferts sur 8, 16, 32 bits y Duplication des mots de 8 et 16 bits pour les transferts 8 et 16 bits y Supporte les transfert burst y Accepte des transferts de données mono-cycles entre un maître et des esclaves y La fonction " Bridge " peut être maître sur le PLB ou l'OPB y Pas de signaux 3 états z L ’arbitre y Arbitrage pour jusqu'à 4 périphériques maîtres du bus OPB 11
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA Sommaire - Repère z Troisième partie: Le bus ARM AMBA y Bus AMBA High performance Bus (AHB) y Bus AMBA Peripheral Bus (APB) y Comparaison IBM / ARM 12
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA Introduction z Spécification ARM version 2. 0 z AMBA y Advanced Microcontroller Bus Architecture y Bus standard de communications on-chip pour la création de designs avec microcontrôleur(s) enfouis (SOCs). z 3 bus distincts: y AHB: Advanced High-performance Bus y ASB: Advanced System Bus y APB: Advanced Peripheral Bus z Existence d’une version AMBA Light 13
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA Définitions z Maître AHB Initie une opération de lecture ou d’écriture (transfert) en envoyant (vers l’esclave) les signaux de contrôle, d’adresse (signal de sélection) et de données. z Esclave AHB Répond à l’opération de lecture ou d’écriture initiée dans son espace d’adresses en renvoyant (au maître) un message réponse: Succès (la donnée a été bien écrite ou bien lue), échec ou attente. z Arbitre AHB S’assure qu’un seul maître à la fois est autorisé à effectuer des transferts sur le bus AHB. z Décodeur AHB Décode l’adresse liée à chaque transfert et active le signal de sélection de l’esclave ainsi désigné 14
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA Bus AMBA High performance Bus (AHB) Signal de sélection ARBITRE HADDR AHB accordé ESCLAVE 1 MAITRE 1 Requête AHB accordé Sélection 1 ESCLAVE 2 MAITRE 2 HWDATA ESCLAVE 3 Sélection 2 Sélection 3 Requête AHB accordé Requête HRDATA MAITRE 3 DECODEUR 15
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Liste des principaux signaux utilisés (1/3) Name Source Description HCLK Clock source Times all bus transfers. All signal timings are related to the Bus clock rising edge of HCLK. HRESETn Reset controller Active LOW and is used to reset the system and the bus. Reset This is the only active LOW signal. HADDR[31: 0] Master The 32 -bit system address bus. Address bus HTRANS[1: 0] Master Type of the current transfer, can be NONSEQUENTIAL, Transfer type IDLE or BUSY. HWRITE Master HIGH: write transfer Transfer direction LOW: read transfer HSIZE[2: 0] Master Size of the transfer: byte (8 b), halfword (16 b) or word (32 b) Transfer size Possibility for larger transfer sizes up to 1024 bits HBURST[2: 0] Master Indicates if the transfer forms part of a burst. Four, Burst type eight and sixteen beat bursts are supported and the burst may be either incrementing or wrapping. HPROT[3: 0] Master The protection control signals provide additional Protection control information about a bus access and are primarily intended for use by any module that wishes to implement some level of protection. 16
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Liste des principaux signaux utilisés (2/3) Name Source HWDATA[31: 0] Write data bus HSELx Decoder Slave select HRDATA[31: 0] Read data bus HREADY Slave Transfer done Description Master Used to transfer data from the master to the bus slaves Each slave has its own slave select signal. Combinatorial decode of the address bus. Slave Data bus used to transfer data from bus slaves to bus master When HIGH, indicates that a transfer has finished on the bus. This signal may be driven LOW to extend a transfer. Note: Slaves on the bus require HREADY as both an input and an output signal. HRESP[1: 0] Slave Transfer response Additional information on the status of a transfer: OKAY, ERROR, RETRY and SPLIT. 17
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Liste des principaux signaux utilisés (3/3) Name Source HBUSREQx Bus request HLOCKx Master Locked transfers HGRANTx Bus grant HMASTER[3: 0] Master number HMASTLOCK Locked sequence HSPLITx[15: 0] Split completion request capable) Description Master Signal from master x to the bus arbiter. Indicates that the master requires the bus. There is an HBUSREQx signal for each bus master, up to 16 bus masters. When HIGH, indicates that the master requires locked access to the bus and no other master should be granted the bus until this signal is LOW. Arbiter Master x has the highest priority master. Ownership of the address/control signals changes at the end of a transfer when HREADY is HIGH, so a master gets access to the bus when both HREADY and HGRANTx are HIGH. Arbiter Indicate which bus master is currently performing a transfer and is used by the slaves which support SPLIT transfers to determine which master is attempting an access. The timing of HMASTER is aligned with the timing of the address and control signals. Arbiter Current master is performing a locked sequence of transfers. Same timing as the HMASTER signal. Slave Used by a slave to indicate to the arbiter which masters (SPLIT- should be allowed to re-attempt a split transaction. Each bit of this split bus corresponds to a single bus master. 18
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Entrées/Sorties d’un Maître 19
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Entrées/Sorties d’un Esclave 20
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Entrées/Sorties de l’Arbitre 21
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Entrées/Sorties du Décodeur 22
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Transfert simple, sans «wait states» [W/R] 23
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Transfert avec «wait states» 24
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Les types de transfert HTRANS[1: 0] Type Description 00 IDLE No data transfer required. Used when a bus master is granted the bus, but does not wish to perform a data transfer. Slaves always provide a zero wait state OKAY response. Transfer ignored by the slave. 01 BUSY Allows bus masters to insert IDLE cycles in the middle of bursts. Indicates that the bus master is continuing with a burst of transfers, but the next transfer cannot take place immediately. When a master uses the BUSY transfer type the address and control signals must reflect the next transfer in the burst. Transfer ignored by the slave. Slaves provide a zero wait state OKAY response. 10 NONSEQ Indicates the first transfer of a burst or a single transfer. Address and control signals unrelated to the previous transfer. Single transfers treated as bursts of 1 -> the transfer type is NONSEQUENTIAL. 11 SEQ Remaining transfers in a burst are SEQUENTIAL. Control information identical to the previous transfer. Address equal to the address of the previous transfer plus the size (in bytes). Wrapping burst: Address of the transfer wraps at the address boundary equal to the size (in bytes) multiplied by the number of beats in the transfer (either 4, 8 or 16). 25
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Exemples de différents type de transfert 26
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Les accès burst z Incrementing bursts: y Accès séquentiel y L’adresse de chaque donnée du burst est l’adresse précédente incrémentée. z X –beat wrapping bursts y Burst modulo x 27
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Burst de 4 mots (de 32 bits) incrémentés [W/R] 28
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Burst de 4 mots (de 32 bits) wrappés [W/R] 29
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Arbitrage 30
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Changement de maître après un burst 31
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA Bus AMBA Peripheral Bus (APB) HADDR Sélection 1 ESCLAVE 1 HRDATA HWDATA BRIDGE HADDR Sélection 2 ESCLAVE 2 HRDATA HWDATA HADDR Sélection 3 ESCLAVE 3 HRDATA HWDATA HRDATA 32
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA Comparaison IBM / ARM 33
LES BUS ON-CHIP 3 ième partie: Le bus ARM AMBA AHB: Accès sans «wait states» [W] 34
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