Lattice PLD Manual 1 2 Software Pin Locking

Lattice PLD Manual 전자파연구실 1

2. Software Pin Locking (Constraint Editor를 이용) ***입출력 핀 할당*** CPLD device Constraint Editor를 이용 FPGA device Design Planner (post-Map)를 이용 ->오른쪽 창에서 Input pins 또는 Output pins에서 pin을 선택한 후 드래그하여 왼쪽의 Top View의 빈자리에 넣어주면 Signal이 할당됨 오른쪽 pin Attributes창의 pin block을 Double click한 후 직접 입력하여도 Signal이 할당됨 (*signal을 할당할 때 device datasheet의 Pinout Information의 내용을 참조) ->할당된 pin을 해제하고자 할 때에는 Top View의 pin에서 마우스 오른쪽 버튼을 눌러 Unlock를 click하면 된다 전자파연구실 13

2. Software - 시뮬레이션 -> Source/New…/ Waveform Stimulus 를 선택 전자파연구실 15

2. Software - Simulation Waveform Editing이 완료되면 종료한 후 tool에 Editing된 WDL File이 등록되며, 원하는 Simulation을 Double-Click한다 Functional Simulation -> 단순히 Function만을 체크 Timing Simulation -> 칩의 타이밍정보를 고려해 Delay등을 체크 전자파연구실 19

2. Software -> Simulator Control Panel에서 RUN을 클릭한다. -> Simulation 결과를 확인한다 전자파연구실 20