Lab 1 goal Schematic layoutlogic gate DRC check

Lab 1 goal • 繪製有關Schematic的練習 • 學會如何利用layout畫出logic gate • 利用DRC check來找出錯誤

Flow for environment • Step 1: 準備好相關的technology files • Step 2: check 作站cadence的版本, 並設定 cds. lib檔案 • Step 3: 啟動cadence, % icfb&

Flow for schematic • Step 1: 建立library, 之後在建立cell • Step 2: 之後在建立schematic view, 並且畫 出 • Step 3: check無誤後建立symbol view

Flow for layout • • Step 1: 在同一個library下, 建立layout view Step 2: 開始畫layout Step 3: 畫好後再經過DRC verification Step 4: check無誤後再extract建立extract view • Step 5: 利用CIW, CDL out出extract的netlist 檔

Handout • 下面是一些簡單的範例 • Ex: 2 -input NOR-gate的schematic跟layout • Ex: 2 -input NAND-gate的schematic跟 layout • Ps: 注意pin name

2 -NOR gate schematic

2 -NOR gate layout

2 -NAND gate schematic

2 -NAND gate layout

Hw 1 • 畫出 3 -input NOR gate and 3 -input NAND gate 的layout及schematic的diagram • 注意所有的schemtaic都必須check過無誤 • 所有的layout都必須經過DRC check驗證

Hw 1 cont. • 請將extracted做 cdl-out轉出netlist file • print out layout diagram and schematic diagram • layout must pass online DRC check. • 若需全部full custom 實驗操作手冊, 請到 331找Lab 1助教影印。