Hardware Description Language Aula 7 VHDL Prof Afonso

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Hardware Description Language Aula 7 -VHDL Prof. Afonso Ferreira Miguel, MSc

Hardware Description Language Aula 7 -VHDL Prof. Afonso Ferreira Miguel, MSc

Data Objects Inteiros e Vetores

Data Objects Inteiros e Vetores

 • Exercício 7 Implementar uma memória ROM com um pino que controle a

• Exercício 7 Implementar uma memória ROM com um pino que controle a saída (OE) para TRISTATE. Utilize os mesmos dados armazenados do slide anterior.

 • Exercício 8 Implementar uma memória RAM com 3 bits de endereço e

• Exercício 8 Implementar uma memória RAM com 3 bits de endereço e 4 bits de dados. Esta memória fica sempre habilitada (não tem CE) e escreverá um dado quando wr for para 1. Completar Clique aqui para fazer download do arquivo fonte

Paralelismo de processos Processo 1 Processo 2 Processo 3 Processo 4 Processo 5 Arquitetura

Paralelismo de processos Processo 1 Processo 2 Processo 3 Processo 4 Processo 5 Arquitetura

Paralelismo de processos Alterando A, os processos P 1 e P 2 são executados

Paralelismo de processos Alterando A, os processos P 1 e P 2 são executados em paralelo

Paralelismo de processos Alterando B, os processos P 1 e P 3 são executados

Paralelismo de processos Alterando B, os processos P 1 e P 3 são executados em paralelo

Paralelismo de processos Alterando C, apenas o processo P 2 é executado

Paralelismo de processos Alterando C, apenas o processo P 2 é executado

Comunicação entre processos Processo P 1 Processo P 2 Processo P 3

Comunicação entre processos Processo P 1 Processo P 2 Processo P 3

Comunicação entre processos Processo P 1 Processo P 2 Processo P 3

Comunicação entre processos Processo P 1 Processo P 2 Processo P 3

Comunicação entre processos Evento em A Evento em D Evento em E

Comunicação entre processos Evento em A Evento em D Evento em E

Comunicação entre processos

Comunicação entre processos

Comunicação entre processos Evento em D

Comunicação entre processos Evento em D

Comunicação entre processos

Comunicação entre processos

 • Exercício 4 Modifique o exercício 4 para que utilize dois processos (proc

• Exercício 4 Modifique o exercício 4 para que utilize dois processos (proc 1 e proc 2) para controlar as funções do latch e da saída respectivamente. Utilize um signal (s) para comunicar dados entre os processos.

Evitar processos desnecessários

Evitar processos desnecessários

Outros atributos array type or objects of the array type

Outros atributos array type or objects of the array type

Outros atributos Signals attributes

Outros atributos Signals attributes

Contadores Contador Simples (UP – 3 bits - MOD 8) Tipo inteiro, unsigned ou

Contadores Contador Simples (UP – 3 bits - MOD 8) Tipo inteiro, unsigned ou signed

Contadores Contador Simples (UP – 3 bits - MOD 8) O valor contado é

Contadores Contador Simples (UP – 3 bits - MOD 8) O valor contado é incrementado e armazenado em uma variável do processo.

Contadores Contador Simples (UP – 3 bits - MOD 8) Neste exemplo, a ação

Contadores Contador Simples (UP – 3 bits - MOD 8) Neste exemplo, a ação de incremento é sensível a rampa ascendente.

Contadores Contador com Reset (UP – 3 bits - MOD 8) A variável de

Contadores Contador com Reset (UP – 3 bits - MOD 8) A variável de contagem é zerada ao receber um sinal de reset.

Contadores Contador com Reset + Load (UP – 3 bits - MOD 8) A

Contadores Contador com Reset + Load (UP – 3 bits - MOD 8) A entrada é carregada quando load vai para 1.

Contadores Contador UP/DOWN – 3 bits - MOD 8 A variável de contagem é

Contadores Contador UP/DOWN – 3 bits - MOD 8 A variável de contagem é incrementada ou decrementada em função da entrada up_down.

 • Exercício 5 – Implementar em AHDL um contador MOD 5 decrescente que

• Exercício 5 – Implementar em AHDL um contador MOD 5 decrescente que realize a contagem (6, 5, 4, 3, 2, 6, 5, . . . ).

VHDL • Máquinas de estado de MOORE Definição dos estados 1 1 e 1/1

VHDL • Máquinas de estado de MOORE Definição dos estados 1 1 e 1/1 e 0/0 0 0

VHDL • Máquinas de estado de MOORE Definição das transições 1 1 e 1/1

VHDL • Máquinas de estado de MOORE Definição das transições 1 1 e 1/1 e 0/0 0 0

VHDL • Máquinas de estado 1 1 e 1/1 e 0/0 0 0 Definição

VHDL • Máquinas de estado 1 1 e 1/1 e 0/0 0 0 Definição dos valores de saída

 • Exercício 6 – Implementar em VHDL uma máquina de estado de MOORE

• Exercício 6 – Implementar em VHDL uma máquina de estado de MOORE com 4 bits de entrada (+ o clock) e 1 bit de saída. O bit de saída inicialmente deve apresentar o valor ZERO, e deve ir para UM quando receber na entrada o valor 15. Caso ele receba a seqüência 7, 4, 3 a máquina deve voltar ao seu estado inicial ZERO.