Dispositivi e sistemi logici Sistemi Elettronici Programmabili 1

Dispositivi e sistemi logici Sistemi Elettronici Programmabili 1

Small Scale of Integration (SSI) Part Name Function *74*00 Quad 2 -Input NAND Gates *74*01 Quad 2 -Input NAND Gates Open Collector *74*02 Quad 2 -Input NOR Gates . . *74*04 . . Hex Inverter . . *74*10 . . Triple 3 -Input NAND Gates . . *74*20 . . Dual 4 -Input NAND Gates . . *74*137 . . 3 to 8 Decoder Multiplexer . . *74*169 . . Sync. Up/Down Binary Counter . . *74*175. . *74*1244 . . Quad D Flip-Flop. . Octal Bus/Line Driver 2

Progettazione SSI 3

Scheda PGC (risoluzione 640 x 480 256 colori) 74 ASxxx (~250 chip) 4

Very Large Scale of Integration (Non Riprogrammabili) Full Custom Standard Cell Gate Array Vengono disegnate tutte le maschere Costi di progetto elevatissimi Costi di realizzazione elevatissimi Basata su celle predisegnate Costi di progetto Elevati Costi di realizzazione elevati Vengono Disegnate le sole interconnessioni Costi di progetto Elevati Costi di realizzazione meno bassi (Non Riprogrammabili) 3 – Input NAND 5

Logic Devices ASIC (Application Specific Integrated Circuit) • Standard Cell • Gate Array Programmate durante la produzione nella Fab PLD (Programmable Logic Devices) • SPLD (Simple PLD) • PLA (Programmable Logic Array) • PAL (Programmable Array Logic) • GAL (Generic Array Logic) • CPLD (Complex PLD) • FPGA Re/Programmabili sul campo Re/Programmabili nel circuito 6

Prime Strutture PLD Programmable Logic Array (PLA) Programmable Array Logic (PAL) 7

PLA: Simbologia a) Z Z = A 1 C D 1 a) Z A B C D. . 8

Programmable Array Logic (PAL) 9

PAL: Architettura della GAL 16 LV 8 Output Logic Macro Cell 10

Sistema Digitale Elementare OUT IN Logic CLK 11

Sistema Digitale Complesso IN Logic OUT CLK 12

PAL: Programmable Array Logic 13

Sistemi di Programmazione Giunzione di tipo Anti. Fuse Giunzione di tipo Fuse 14

OLMC: Configurazione Registered Mode, Registered Configuration 15

Complex Programmable Logic Devices 16