DiscriminatorFADC Charge ADC Charge ADC Peak Hold ADC

Discriminator/FADC

Charge ADC

Charge ADC（略）

Peak Hold ADC

Peak Hold ADC（略）

モジュールの特性 ・Peak Rise Time 100 nsec~ Resolution 12 biｔ , 1 m. V~ CAMAC, VME, TKO ・FADC Clock 1 GHz 8 bit, 5 m. V（検討中） 500 MHz 8 bit 5 mv 200 MHz 10 bit 2 m. V 100 MHz 8 bit 5 mv 20 MHz 14 bit（開発中） CAMAC, VME ・電荷型 Gate Width 30 nsec~, 12 bit~, 0. 1 pc~ CAMAC, VME, TKO, Fast Bus

200 MHz FADC CH 1 CH 2 FADC FPGA XCV 600 FADC CH 3 FADC CH 4 FADC 200 MHz FADC FIFO 96 k. Bits control VME I/O VME