CMOS technolgia a nanomteres tartomnyban Dr Mizsei Jnos

CMOS technológia a nanométeres tartományban Dr. Mizsei János Somlay Gergely

Technológiák az Intel-nél Minden második évben új technológiát vezettek be 1989 óta

Gate oxid méretcsökkenése 50 nm

A technikai fejlődés • Minden új technológia jellemzője: ~ 0, 7 x minimális csíkszélesség ~ 2, 0 x tranzisztor sűrűség ~ 1, 5 x tranzisztor kapcsolási sebesség Csökkent chip teljesítmény Csökkent chip költség

90 nm-es process jellemzői • Nagy sebesség, alacsony fogyasztású tranzisztorok – 1, 2 nm gate oxid – 50 nm gate hossz – Feszített szilícium technológia • Gyorsabb, sűrűbb összeköttetések – 7 réz réteg – Új low-k dielektrikum • Alacsony chip költség – 1, 0 μm 2 -es SRAM memória cella méret – 300 mm-es szelet

90 nm-es tranzisztor

90 nm technológia gate oxidja 1, 2 nm Si. O 2 A gate oxid kevesebb, mint 5 atomi réteg vastag

A tranzisztor áramának növelése • Fully-silicated (FUSI, teljesen, a gate aljáig átszilicidált) és fém gate („dual gate”) • Gate oxid vastagságának csökkentése – 2 nm alatt nagy szivárgás a Si. O 2 –ben – nagy „ϵ” (high k) anyagok (hafnium és cirkónium oxid) • Mozgékonyság növelése a csatornában – Feszített szilícium struktúrák

Feszített szilícium tranzisztor

Feszített szilícium technológia Strain-relaxed buffer (SRB) technológia: • Si hordozóra Si. Ge réteg növesztése • A Ge atomok több helyet foglalnak • ~10 nm-es Si réteg növesztése – igazodik a Si. Ge rácsához • A felső Si réteg feszített, így nagyobb a mozgékonyság • Kísérleti eredmények 20%-os növekedést mutatnak

Feszített szilícium tranzisztor Feszített struktúra előnyei – A feszített rács növeli az elektron és lyuk mozgékonyságot – A nagyobb mozgékonyság 10 -20%-on növekedést eredményez a tranzisztor meghajtó áramában – Mind az NMOS, mind a PMOS tranzisztort javítja Feszített szilícium eljárás – Az Intel egyedi gyártástechnológiája – Nem hátrányos a csatornarövidülés hatásra vagy a szivárgásra – A hozzáadott folyamat lépések a teljes folyamat költségét ~2%-kal növelik

A feszített struktúra hátrányai • A Ge termikus ellenállása nagyobb, mint a Si-é – SOI-hez hasonló melegedési problémák • A víz oldja a germánium-oxidot • Az SRB technológia diszlokációkat okoz, melyek a feszített rétegbe vándorolva befolyásolja a csatorna szivárgást és a kihozatalt

További feszített struktúrák • Si 1 -x. Gex epitaxiális réteg növesztése a source és drain tartományokba (embedded Si. Ge - e. Si. Ge) – recessed s/d – Ge atomok nagyobbak melyek nyomó feszültséget okoznak a csatornában – nő a lyuk mozgékonyság a p. MOS-okban

Hibrid hordozó • A hordozó-beli mozgékonyság függ a kristály orientációjától – (110) hordozón a <110> irányban ~2 x a lyukak mozgékonysága, mint a (100) hordozón – (110) hordozón kialakított p. MOS-nál ~45% áramnövekedés érhető el („shallow trench isolation”)

Technológia: (100) (110)

Potenciális technológiák (összefoglalás)

90 nm-es technológia összeköttetései • 7 rétegű réz összeköttetések – 1 réteggel több, mint a 0, 13 μm-es technológiánál – Az extra rétegek költséghatékony fejlődést nyújtanak a logikai sűrűségben • Új low-k dielektrikum bevezetése a vezeték kapacitást csökkenti – Szén adalékolt oxid (CDO) dielektrikum 18%-kal lecsökkenti a kapacitást a 0, 13 μm-es technológiánál alkalmazott Si. OF dielektrikumhoz képest – A csökkent kapacitás növeli a chipen belüli kommunikáció sebességét és csökkenti a fogyasztást

90 nm-es technológia összeköttetései

Planár CMOS tranzisztorok méretcsökkentése

Új anyagok megnövelik a 90 nm-es technológia teljesítményét

High-k gate dielektrikumok A high-k dielektrikum nagyobb kapacitást és kisebb szivárgást biztosít

Dual Work Function Metal Gate CMOS (a) CMOS struktúra a második metal réteg marása után (b) CMOS struktúra a hőkezelés után: a P oldalon a fém rétegek interdiffúziója során a második fém a dielektrikum felületére szegregálódik

Ti/Ni gate kilépési munkája

Kísérleti Tri-gate tranzisztorok • Tera. Hertz tranzisztorok fejlesztett változata – Nagyobb teljesítmény – Kisebb méretekhez is skálázható (alacsony szivárgás)

Tri-gate tranzisztor

Nano-eszköz struktrúrák fejlődése

Tri-gate architektúra: minta a jövőre

Másik nano koncepció: III-V félvezető tranzisztorok • Multi-epitaxiális réteg struktúra vegyület félvezetőknél

Félvezető lehetőségek és korlátok • A jövőbeni FET struktúrák mérete 11 nm-re fog lecsökkenni 2012 -2015 -re • A chipen belüli összeköttetések fordítva skálázódnak – nagyobb méretek szükségesek a nagyobb sűrűség és órasebesség miatt • A fő korlátot a teljesítmény disszipáció (1 E-21 J átkapcsoló kapunként) és szivárgó áram (in-state és outstate esetben is) okozza • A jelenlegi technológiák teljesítménye nem fog jelentősen növekedni • Az igazi teljesítménynövekedést új technológiák beintegrálása a CMOS technológiába hozhat

Jelenlegi nanoeszközök képességei és korlátai • Az új eszközök új lehetőségeket nyújtanak: – Nagyobb sűrűség – elvileg 1 e 12 cm-2 – Új sávtervezett struktúrák, mint a Si nanovezeték nanolézer és a Si alapú félvezető heterostruktúrák a megnövelt mozgékonyságért és alacsonyabb teljesítményért – Megnövelt hordozó mozgékonyság a lecsökkentett szóródás és kvantum confinement miatt • De a nanoméretű eszközöknek korlátai is vannak: – Nagyobb tulajdonság ingadozás az intrinsic processzek ingadozásai miatt – Nagyobb hibaszázalékok az alacsonyabb szennyeződés követelmények és heterointegráció miatt – Ismeretlen megbízhatósági hibamodellek – Nem alkalmas monolitikai gyártásra – Alacsony technológiai integráció a CMOS-szal – A méretcsökkentés nem céloz meg fontos analóg eszköz és áramkör igényeket