1 Spartan 3 E Spartan 3 E 500

1. Spartan 3 E • Spartan 3 E 500 E 옆 그림과 같이, Family, Device, Package, Speed를 맞춰줍니다.

User Constraint만들기(1/3) User Constraint에서, Create Timing Constraint를 누 르면, P&R에서 사용할 reference Clock에 대한 설정을 할 수 있는 창이 위와 같이 나옵니다.

User Constraint만들기(3/3) User Constraint Clock이 만들어 진 것을 확인할 수 있다. 확인했다면, 새롭게 만들어진 User Constraint를 UCF(User Constraint File)파일로 저장하고 종료하자!

Timing Constraint를 주는 P&R 이렇게 Slack이 발생한 경우, Report중, Static Timing Report를 확인한다. Implementation Design을 더블 클릭하여 다시 합성하자!!

Chip Scope를 이용한 검증 1. 1. Design한 모듈에 Reset신호 이외의 Start관련 신호(trigger신호)가 있다면, 이 또한 Switch에 연결해 줍니다. UCF파일 내용 예시 NET "clk“ NET "rst“ NET “enable“ LOC = "C 9" | IOSTANDARD = LVCMOS 33 ; LOC = "N 17" | IOSTANDARD = LVCMOS 33 ; LOC = “H 18" | IOSTANDARD = LVCMOS 33 ;

Chip Scope를 이용한 검증 2. CDC(Chipscope Definition & Connection) 파일 만들기 (2) New Source를 누릅니다. (1) Top module에 서 파일 추가를 위 해서 마우스 우클 릭합니다. (3) Chip. Scope Definition and Connection File 을 만듭니다.

CDC 모듈 삽입 v Trigger Signals의 경우 rst_IBUF를 선택한 후 Make Connections 를 누른다. 43

CDC 모듈 삽입 v Clock Signals의 경우 clk_BUFGP를 선택한 후 Make Connections 를 누른다. 44

FPGA programming Bit file이 다운로드 완 료되면, “Program Succeeded” 메시지가 출력됩니다. Analyze Design Using Chip. Scope를 더블 클릭해 Chip. Scope Analyzer를 실행합니 다.